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基于边沿采样的高吞吐量低面积真随机数生成器(es-trng)研究
1. 作者与发表信息
本研究由Bohan Yang, Vladimir Rožić, Miloš Grujić, Nele Mentens, Ingrid Verbauwhede(比利时KU Leuven COSIC研究所)合作完成,发表于IACR Transactions on Cryptographic Hardware and Embedded Systems(2018年第3卷,页码267–292),DOI编号10.13154/tches.v2018.i3.267-292。
2. 学术背景
研究领域:硬件安全与密码学,聚焦于真随机数生成器(True Random Number Generator, TRNG)的设计与优化。
研究动机:现代嵌入式安全系统(如密钥生成、加密协议)依赖TRNG的不可预测性,但现有设计常因缺乏严格的安全模型或高估硬件参数(如抖动强度)导致安全隐患。德国BSI标准AIS-31要求TRNG需具备0.997/bit的香农熵(Shannon entropy)及形式化安全分析,而现有方案难以兼顾高性能与低资源消耗。
研究目标:开发一种符合AIS-31标准、轻量化的TRNG,通过创新采样技术提升吞吐量并降低面积开销。
3. 研究流程与方法
研究流程分为以下关键步骤:
(1)熵源设计与建模
- 研究对象:自由振荡的环形振荡器(RO1),其相位抖动(timing jitter)作为熵源。
- 核心假设:仅利用高斯白噪声(white noise)的独立性,忽略其他相关性噪声(如闪烁噪声)。
- 数学模型:相位ξ(t)的期望值受确定性噪声影响,方差由白噪声主导(公式11),保守估计熵值。
(2)数字化模块创新
- 关键技术:
- 变精度相位编码(Variable-precision phase encoding):在信号边沿区域(高熵区)采用高精度采样,其他区域低精度采样,减少硬件开销。
- 重复采样(Repetitive sampling):在单个系统时钟周期内高频采样,仅输出高熵比特。
- 硬件实现:
- 延迟链:两级缓冲结构(Xilinx Spartan-6 FPGA中采用
carry4单元),测量上升/下降延迟(tr,1/tf,1等)。
- 比特提取器:3个触发器(FFs)采样延迟链输出,通过LUT编码为1比特输出(raw bit)和有效信号(valid)。
(3)安全分析与熵评估
- 随机变量建模:通过条件概率密度函数(公式30-31)迭代计算采样相位分布,推导二进制概率(公式35)。
- 保守熵估计:选择最差情况下的μ0(初始相位偏移)确保下限熵值,满足AIS-31的0.997/bit香农熵要求。
(4)FPGA实现与验证
- 平台:Xilinx Spartan-6(10 LUTs + 5 FFs)和Intel Cyclone V(10 LUTs + 6 FFs)。
- 参数测量:通过纹波计数器实测RO1/RO2周期(t01=2171.8 ps, t02=2739.8 ps)及抖动强度(σ²m/tm=0.0029 ps)。
- 后处理:采用3阶奇偶校验滤波器(parity filter)消除偏置,提升熵率。
4. 主要结果
- 性能指标:
- 吞吐量:Spartan-6达1.15 Mbps,Cyclone V达1.07 Mbps。
- 熵值:实测香农熵≥0.997/bit,最小熵(min-entropy)保守估计0.515。
- 实验验证:
- 模型准确性:通过比较理论预测与实际采样次数分布(图9),验证随机相位偏移服从N(0.384, 0.092)的高斯分布。
- NIST测试:后处理数据通过AIS-31的T0-T5测试。
5. 结论与价值
- 科学价值:首次提出结合变精度编码与重复采样的TRNG架构,通过形式化随机模型证明安全性,填补了AIS-31兼容设计的空白。
- 应用价值:适用于ASIC/FPGA平台,资源占用极低(Spartan-6核心仅15个逻辑单元),为物联网设备提供轻量级安全解决方案。
- 行业意义:揭示了高估抖动强度对熵评估的误导性(若假设抖动强度提高5倍,吞吐量可虚增至6.25 Mbps),呼吁基于实测参数的保守设计。
6. 研究亮点
- 方法创新:变精度编码技术通过硬件-算法协同优化,在面积与熵率间取得平衡。
- 跨平台兼容性:同一设计在Xilinx与Intel FPGA上均实现高性能,无需手动布局布线(对比同类方案如COSO-TRNG)。
- 开源支持:代码与模型已公开,遵循CC-BY 4.0许可。
7. 其他价值
- 标准化贡献:为SP 800-90B和AIS-31提供了可复现的评估案例。
- 扩展性:技术可迁移至其他基于抖动的TRNG设计(如PLL或混沌熵源)。
(报告总字数:约1500字)