基于晶圆级系统（System-on-Wafer, SoW）的电源分配网络建模与交流噪声分析
本文为2025年第5届电气工程与机电一体化技术国际会议（2025 5th International Conference on Electrical Engineering and Mechatronics Technology, ICEEMT）收录论文。第一作者为中国电子科技集团公司第五十八研究所（China Electronics Technology Group Corporation 58th Research Institute）的陈心宇，通讯作者为同单位的顾林，其他作者包括刘晨浩和王嘉怡。论文针对晶圆级系统（SoW）这一新型先进封装架构，提出了一种将电磁仿真与电路分析相结合的电源分配网络（Power Delivery Network, PDN）建模方法，并基于该模型系统研究了交流噪声（AC noise）对不同设计参数的敏感性。该研究属于三维集成与电源完整性交叉领域，旨在填补SoW架构在系统级PDN建模与噪声分析方面的空白。
一、研究背景与目的
随着集成电路进入纳米尺度，传统制造工艺面临基本物理极限。SoW作为一种突破性的先进封装方案，通过再分布层（Redistribution Layer, RDL）技术将多个芯粒（chiplet）集成在单一晶圆上。与传统片上系统（System-on-Chip, SoC）和系统级封装（System-in-Package, SiP）相比，SoW消除了印刷电路板（PCB）和基板中介层（substrate interposer），实现了更紧密的芯粒间距、更大的集成面积、更高的器件密度和更强的系统功能。尽管Cerebras、Tesla和TSMC等公司已在SoW产业化方面取得关键突破，但其制造仍面临严峻挑战。目前PDN建模与交流噪声研究主要集中在频域和时域分析。频域研究包括Hyunwoo Kim等人利用阻抗分析识别晶圆级电源网络中的谐振风险，以及Changle Zhi等人通过等效电路建模实现基于硅通孔（TSV）的电磁带隙在13.22 GHz的噪声抑制。时域研究方面，Kwon和Kim实现了受电源噪声影响的信号完整性误码率分析速度提升1000倍，Manho Lee消除了3 nm PDN中43 MHz的开关噪声。此外，Jaeyong Jeong通过氮化镓-互补金属氧化物半导体（GaN-CMOS）三维集成改善了热管理，Heeseok Lee降低了高电流封装中的电压降。这些研究反映出向多物理场PDN协同设计的转变。然而，作为新兴技术，SoW架构虽经历了大量创新，却尚未开展系统性的PDN建模与分析。因此，本文基于三维集成方法学建立SoW PDN模型，进而研究系统级噪声特性。
二、研究方法与工作流程
本研究采用晶圆级集成和RDL工艺构建了一个包含128个同质现场可编程门阵列/专用集成电路（FPGA/ASIC）计算模块的SoW，这些模块排列为16个模块簇（4×4阵列），每个簇包含8个计算模块和1个电源传输模块。由于簇的同质性，系统级PDN建模和交流噪声分析可简化为对单个簇的研究。研究采用分层建模方法：首先为计算模块建立单元级PDN模型，然后利用参数化多物理场耦合对簇内电磁相互作用进行建模，构建模块级PDN仿真框架。
单个计算模块的PDN架构实现了跨层级互连供电：电流从电源模块经晶圆级RDL PDN流动，通过C-4凸点（C-4 bump）连接至中介层（interposer）。在中介层内部，电流通过TSV结构垂直传播（铜芯直径12 μm，二氧化硅包层厚度0.2 μm，高度72 μm），穿越中介层RDL PDN和微凸点（micro-bump），最终到达片上PDN，再经右侧接地路径返回以完成回路。片上PDN采用正交网格拓扑，在同一金属层中交替布置电源线和地线，通过微通孔（1 μm×1 μm×1 μm）互连。与片上共面电源/地布局不同，晶圆级和中介层级RDL采用分层电源/地平面，以专用金属层实现隔离电流传输。C-4凸点和微凸点采用铜/镍复合焊盘（1 μm Cu/2 μm Ni），互连层之间填充底部填充环氧树脂成型化合物以增强可靠性。
在PDN模型等效与寄生参数提取方面，研究将单个计算模块的PDN沿电流路径划分为三个部分：片上PDN、中介层PDN和晶圆PDN，并集成为计算模块PDN等效电路模型。晶圆级PDN构建了尺寸为12 mm×12 mm的60×60阵列结构电源网络；中介层PDN在900 μm×900 μm物理尺度上部署9×9网格，实现100 μm网格分辨率；片上PDN在500 μm×500 μm区域内实现10×10正交布线，通过5+5时分复用电源/地布线交替策略优化电流密度均匀性。寄生参数通过Ansys Q3D提取，晶圆、硅中介层和片上PDN的寄生电容参数通过解析公式方法推导得出。
在模型验证方面，研究将等效电路模型的自阻抗（self-impedance）曲线与三维全波仿真结果进行对比。在0.1–25.0 GHz范围内，高频结构仿真器（HFSS）与所提出的等效电路模型（先进设计系统，ADS）结果显示出强相关性：HFSS谐振频率为f1=6.05 GHz和f3=13.8 GHz，反谐振频率为f2=11.5 GHz；ADS模型得到f1=7 GHz、f2=11.45 GHz和f3=15 GHz，验证了模型的有效性。
三、设计参数对交流噪声的影响
在模型验证基础上，研究建立了片上PDN交流噪声分析框架，通过ADS进行瞬态仿真，考察了工作频率、激励波形参数和片上去耦电容密度对电压降的影响。
工作频率方面，研究采用100 MHz、500 MHz、1 GHz、3 GHz、6 GHz和9 GHz六个频点进行多频段扫描。对于每个频率，利用电磁趋肤效应和邻近效应模型提取RLC参数，构建频率相关等效电路。时域电压响应仿真结果显示，片上最大电压降在1 GHz时最小，为10.6% VDD；在9 GHz时最大，为19.2% VDD。趋肤效应和邻近效应导致的频率相关寄生参数显著降低了高频下PDN的电流传输能力。
电流源激励波形参数方面，研究首先考察了静态功耗比例的影响。静态泄漏电流Imin由静态功耗百分比导出：在150 W总功耗下，30%静态功耗（45 W）对应电流密度为0.45 μA/μm²，对于100 μm×100 μm PDN单元，Imin=4.5 mA。仿真了0%、10%、30%、50%、70%和90%六种静态功耗比例场景，对应Imin分别为0 mA、1.5 mA、4.5 mA、7.5 mA、10.5 mA和13.5 mA。结果显示片上最大电压降随静态功耗比例增加而增大：静态功耗比例每上升20%，电压降增加15–20 mV；在90%比例时，电压降达到27.6% VDD，几乎是≤30%条件下的三倍。其次，研究考察了占空比（duty cycle）的影响。在上升时间为tc/6、下降时间为tc/3、空闲时间为tc/2（tc为时钟周期）时，占空比为50%。仿真了10%、30%、50%、70%、90%和100%六种占空比。结果显示片上最大电压降随占空比单调增加：与50%基线相比，10%占空比时电压降减少近3% VDD。这一降低源于较低有效激励持续时间下电流脉冲的瞬态特性占主导，显著减少了电荷传输过程中的焦耳损耗。
片上去耦电容密度方面，研究比较了1 fF/μm²、5 fF/μm²、10 fF/μm²、20 fF/μm²和30 fF/μm²五种密度。结果显示最大电压降从1 fF/μm²时的23.6% VDD降至30 fF/μm²时的12% VDD，降幅达50%。去耦电容通过提供瞬态电流、抑制电磁干扰、建立交流路径和降低PDN阻抗，有效提升了节点电压稳定性并抑制电压噪声。
四、结论与研究价值
本研究聚焦于SoW这一新型封装方法，提出了一种将电磁工具Ansys Q3D与解析仿真相结合的PDN建模方法，建立了SoW PDN的等效电路模型。该方法通过电磁工具和公式计算提取寄生参数，构建的模型自阻抗曲线与三维全波仿真结果高度吻合。此外，研究构建了SoW PDN的交流噪声模型。ADS仿真清晰揭示了参数影响：趋肤效应和邻近效应引起的频率相关寄生参数显著降低高频工作下的PDN性能；对于电流源激励，高静态功耗和大占空比加剧电压降；大尺寸片上去耦电容增强节点电压稳定性并有效抑制电压噪声。
本研究的科学价值在于首次为SoW架构建立了系统性的PDN等效电路建模方法，将电磁仿真与解析计算相结合，实现了从单元级到模块级的跨层级建模。应用价值方面，提出的方法可用于SoW电源完整性设计的早期评估与优化，通过合理选择工作频率、优化激励波形参数以及配置片上去耦电容密度，可有效控制电压降在安全裕度范围内，为SoW的工程化应用提供设计指导。研究的创新点体现在三个方面：一是提出了适用于SoW的分层PDN建模框架，解决了晶圆级集成带来的跨层级电源传输建模难题；二是通过电磁-电路联合仿真实现了宽带频率范围内的高精度阻抗预测；三是系统揭示了工作频率、静态功耗比例、占空比和片上去耦电容密度等多参数对交流噪声的耦合影响规律。