学术报告 —— A True Random Number Generator Based on Race Hazard and Jitter of Braided and Cross-Coupled Logic Gates Using FPGA

研究作者与机构以及发表信息

本文的研究工作由 Hossam O. Ahmed（American University of the Middle East, Kuwait）、Donghoon Kim（University of Cincinnati, USA）以及 William J. Buchanan（Edinburgh Napier University, UK）共同完成。论文发表于期刊《IEEE Access》，其接收时间为2024年10月19日，接受时间为2024年12月2日，并最终于2024年12月5日公开发表。

研究背景

在当前数字化时代，信息安全已成为不可忽视的一部分。加密技术作为保护数据隐私的重要工具，依赖于加密密钥的安全性，而真正的随机数生成器（True Random Number Generator, TRNG）则是生成高质量加密密钥的关键组件之一。随着网络交互和数据传输的敏感程度不断增长，TRNG被广泛应用于安全传输、物联网、移动设备加密以及航空航天等多个领域。

传统的随机数生成方法（例如伪随机数生成器）因基于算法而存在一定程度上的可预测性，无法满足高安全性应用的需求。此外，随着故障攻击、侧信道攻击和硬件探测技术的进步，依赖传统硬件存储密钥的方法也受到威胁。因此，本研究的目的是开发一种新型轻量级且性能优秀的TRNG架构，以提高随机数生成器的安全性和适用性。

研究目标

本研究的主要目的是提出一个基于组合逻辑门（combinational logic gates）竞争冒险（race hazard）和时序抖动（jitter）的真正随机数生成模块：Braided and Hybrid Cross-Coupled Entropy Source（B+HCCES）。研究目标包括： 1. 设计一种能够在FPGA（Field-Programmable Gate Array）硬件架构上实现的轻量级、高效TRNG模块。 2. 使用新型混合逻辑门数组结合抖动效应和竞争冒险现象来提取熵源，确保生成的随机数具有高不可预测性。 3. 对所生成的随机数进行严格的标准化测试（如NIST SP800-90B和BSI AIS-31），验证其随机性。

工作流程详述

本研究的整个工作流程包括以下几个主要部分：

1. 提出B+HCCES架构原理设计

研究以Braided XOR电路和Cross-Coupled逻辑门(CC-LG)为核心，构建具有高效熵提取能力的模块。关键设计包括： - 环形振荡器（Ring Oscillator, RO）： 通过反馈连接一系列逻辑门构成振荡回路，并通过传播延迟效应生成波动信号。 - 交叉耦合逻辑门(CC-LG)： 使用交叉耦合的XOR门设计，结合硬件反馈回路，利用输入信号间的不确定性引入更多随机性。 - 复杂编织式XOR逻辑网（Braided XOR Network）： 利用多级串行和并行XOR操作生成更复杂的竞争冒险现象，同时优化信号路径的时序随机性。

2. 模块细分与硬件实施

整个系统被分为两个关键子模块： - B+HCCES模块结构： 包含两个混合交叉耦合逻辑门（Hybrid Cross-Coupled Logic Gates, HCCLG），以及一个编织式XOR逻辑网络模块（B-XOR-LG）。HCCLG模块能够生成高抖动信号并形成不规则输出。 - 采样和后处理： 使用采样器（Sampler）及后处理模块（Post-Processing Module）提升输出随机性的均匀性、独立性和不可预测性。

具体实现中，设计者特意引入了模块间的传播延迟，以进一步放大随机信号中的时序抖动。硬件平台选用Intel Cyclone V FPGA芯片，并利用VHDL实现精确控制。

3. 测试与验证

为了评估该模块的随机性，研究团队通过实验对生成的随机序列进行了多重验证，包括： 1. NIST SP800-90B测试： 参数如卡方独立性（Chi-Square Independence）和分布拟合优度（Goodness of Fit）测试结果表明，生成的随机数完全符合预期统计分布且无明显偏差。 2. BSI AIS-31测试： AIS-31是一套严格的欧洲标准测试工具，评估了随机数在多种条件下的表现，实验结果显示所有序列均达到高标准的随机性要求。

除了上述测试外，该团队还进行了重启测试（Restart Test）及其他抗攻击性实验验证（如频率注入和温度波动实验），确认模块在干扰条件下仍能可靠生成有效随机数。

核心研究结果

• 性能方面：

  • 该模块在300MHz的取样频率下实现了每秒300Mbps的吞吐量，相比当前先进设计的吞吐率效率提升了3.33倍。
  • 在Intel Cyclone V FPGA上，仅占用23个逻辑查找表（LUT）和3个触发器（Flip-Flop）的情况下，功耗仅为4.31mW，能效达到0.01436pJ/bit。

• 安全性方面：

  • 实验结果表明，该TRNG输出的随机数不仅具有极高的熵值（每比特最小熵达到0.992343），还有效规避了常见的循环模式。

研究结论与意义

该研究成功提出了一个低功耗、高吞吐量的真正随机数生成器（B+HCCES）。从科学角度看，该架构在竞争冒险分析及逻辑反馈增强随机性方面具有独创性。从应用角度看，这一模块特别适合于对随机数质量要求高的加密场景，如物联网设备加密、安全通信及航空领域。

通过精心设计的架构模块化实施方案及高效硬件优化，这一系统在生成高质量随机序列的同时，最大限度地减少了硬件资源占用与功耗，可推广为低成本、高效能的随机数生成解决方案。

研究亮点

1. 使用的复杂Braided XOR逻辑网络及交叉耦合逻辑门结合环形振荡器是目前关于随机数生成器设计的全新方法。
2. 在FPGA硬件上实现了接近理想的资源利用与功耗管理水平。
3. 提出了一个全面的抗干扰研究验证方法，证明模块在频率注入、功率攻击和温度波动等环境下的安全性。
4. 符合主流国际测试标准，如NIST SP800-90B及BSI AIS-31，为实际应用铺平了道路。

文章的意义与价值

该研究不仅展示了一种创新的TRNG架构设计，而且为未来随机数生成器的高性能低成本实现提供了可靠的技术范式。研究结果对于数字加密、物联网安全及电子硬件设计等多个领域具有重要的推动作用。