本文为IEEE第76届电子元件与技术大会（2026 IEEE 76th Electronic Components and Technology Conference, ECTC）收录的原创研究论文，题为《面向高性能大面积封装的二级供电系统建模与优化》（Modeling and Optimization of 2-Stage Power Delivery Systems for High-Performance, Large-Area Packages）。论文作者为Jin Woong Kwak、Juyeop Baek、Muhannad Bakir和Visvesh Sathe，均来自佐治亚理工学院（Georgia Institute of Technology），其中前两位作者为共同第一作者。该研究聚焦于三维异构集成（3D Heterogeneous Integration, 3DHI）系统中供电网络（Power Delivery Network, PDN）与功率变换器的协同优化问题。

在学术背景方面，现代人工智能 workloads 对内存容量和并行计算能力的需求迅速增长，推动大规模三维异构集成系统的发展。供电系统面临的挑战在于，传统横向供电（Lateral Power Delivery, LPD）架构中，电压调节器（Voltage Regulator, VR）和电源管理集成电路（Power Management IC, PMIC）布置在封装外围，随着芯片面积和电流密度持续增加，PCB和封装互连中的I²R导通损耗急剧上升，严重降低系统整体效率。为缓解这一问题，垂直供电（Vertical Power Delivery, VPD）架构被提出。在VPD中，功率在PCB上以较高中间母线电压（Intermediate Bus Voltage, Vx）传输，PMIC置于PCB背面（landside）直接位于负载下方，将电压降压至核心负载供电电压（Vload）。由于高负载电流仅流经极短且低阻的垂直路径，VPD能显著降低铜损。然而，VPD架构也引入了新的设计矛盾：将PMIC直接置于负载下方带来了严格的面积约束，限制了无源元件尺寸，进而加剧瞬态电压跌落并降低PMIC效率。传统设计方法通常独立优化PDN和功率变换器，忽略它们之间的相互依赖关系，导致系统级总功耗并非最优。该研究的目标是建立一个端到端的协同设计框架，将PDN阻抗、电压保护带（guardband）和变换器特性共同纳入建模，以最小化供电系统的总损耗。

该研究的工作流程可分为三个主要层次：功率损耗建模、优化问题构建与求解流程、以及基于实际物理PDN提取的案例验证。在功率损耗建模层面，研究团队将二级供电架构的损耗划分为三大类。第一类是PDN损耗，由PCB和封装基板上的寄生导通损耗构成。在二级架构中，VR和PMIC的降压比分别定义为n1和n2，中间电流ix等于负载电流除以PMIC效率与n2的乘积。总PDN铜损被建模为中间电流平方乘以PCB有效电阻加上负载电流平方乘以封装有效电阻。第二类是DC-DC变换器损耗，包括开关损耗、功率开关导通损耗和无源元件损耗。开关损耗又细分为栅极驱动损耗、输出电容（Coss）损耗以及开关转换期间的电压-电流重叠损耗。功率开关导通损耗由高侧和低侧MOSFET的RMS电流及其导通电阻共同决定。无源损耗则主要由电感直流电阻（DCR）和输出电容等效串联电阻（ESR）产生。第三类是电源噪声引起的保护带损耗。由于瞬态负载变化导致电源噪声，数字负载必须工作在更高的标称电压以维持时序裕量，由此产生的额外功耗被建模为平均负载电流与最坏情况电压跌落峰值之积。该建模方法将保护带损耗直接与物理PDN设计关联起来。

在优化问题构建方面，目标函数为最大化系统总效率ηsys，即负载消耗的计算功率与总功率之比，其中总功率为计算功率加上保护带损耗、VR损耗、PMIC损耗、PDN损耗和封装损耗之和。设计变量分为两组：一组是面积分配参数，包括总可用面积、无源与有源面积比α以及电感与电容面积比β；另一组是电路工作参数，包括降压比、开关频率、开关器件选择、电感值和电容值。优化过程采用结构化剪枝搜索策略，在每一个中间母线电压Vx和开关频率的组合下，先提取PDN的IR压降和动态电压跌落信息，再进行VR和PMIC的内部优化，最后比较各局部最优配置以选取全局最优方案。

VR和PMIC的内部优化过程包含四个关键步骤。第一步是确定无源与有源面积分配比例，固定允许的无源面积和有源面积。第二步是无源元件选择，在给定无源面积预算下，扫描电感与电容面积比，从经过电气应力预筛选的元件库中选取使无源损耗最低的电感和电容组合。第三步是开关尺寸优化，采用拉格朗日乘子法在总的有源面积约束下最小化各功率MOSFET的导通损耗，得到的最优面积分配公式为各开关的RMS电流乘以比导通电阻平方根占所有开关该值之和的比例。第四步是损耗聚合与收敛判断，对每一组面积比参数累加无源损耗和有源损耗，记录所有迭代结果并选取损耗最低的组合。值得注意的是，该框架中第一级VR采用0.18 µm高压BCD工艺的LDMOS器件，第二级PMIC采用65 nm CMOS工艺以利用其更优的比导通电阻和栅极电荷特性。物理PDN的提取采用Ansys SIwave进行寄生参数提取和S参数SPICE模型生成，频率扫描从直流到1 Hz后以对数方式扫描至500 MHz以捕捉动态阻抗特性，时域仿真则在Cadence Spectre中完成。

在实验结果方面，研究团队首先进行了系统效率的参数化仿真。对于10 A负载、2 mΩ PCB电阻的情况，最优Vx为1.5 V，系统峰值效率达到85.84%，此时PMIC开关损耗占主导，保持低压降比有利于最大化PMIC效率。当负载增至15 A且PCB电阻为11 mΩ时，PDN导通损耗上升为主要矛盾，最优Vx移至2.4 V，系统效率为81.86%。在20 A负载和20 mΩ PCB电阻的极端条件下，PDN损耗完全主导，最优Vx达到最大允许值3.3 V，系统效率为78.62%。这组仿真揭示了一个关键规律：最优中间母线电压并非固定值，而是随负载电流和PCB电阻条件动态变化。

在基于实际物理PDN提取的协同设计案例中，研究构建了三种尺寸的封装基准模型：小尺寸30×30 mm（负载3×3 mm）、中尺寸40×40 mm（负载4×4 mm）和大尺寸50×50 mm（负载5×5 mm），所有案例保持相同的负载电流密度1 A/mm²。对于LPD架构，在9 A、16 A和25 A负载条件下，最大损耗降低幅度分别为8.51%、6.75%和15.17%。对于VPD架构，对应负载下的最大损耗降低幅度分别为7.37%、10.19%和22.79%。这一结果表明，通过优化中间母线电压Vx可以显著减少系统总损耗，且优化收益随着封装面积和负载电流增加而增大。更重要的是，全局最优Vx并不与任何单一组件（VR或PMIC）的最优工作点重合，而是PDN损耗降低与变换器开关损耗增加之间的动态平衡点。在25 A重负载条件下，经过各自最优Vx配置后的VPD架构相比LPD架构减少总损耗1.08 W，相对降低幅度为11.71%。

该研究的核心结论是，传统将PDN设计与功率变换器设计分离的方法无法捕获封装与变换器之间的复杂相互依赖关系，导致系统级供电效率并非真正最优。所提出的协同设计框架通过同时建模VR、PMIC、PCB、封装互连和电压保护带损耗，能够在全局范围内识别最优设计参数组合。研究还指出，任何单一设计变量的变化都要求对其他所有变量重新优化才能进行有意义的比较，而该框架正是实现这种全局优化的基础工具。其科学价值在于首次将保护带损耗显式纳入系统级供电效率模型，并建立了从物理PDN提取到变换器面积分配的完整优化链路。应用价值方面，该框架可直接用于指导大面积AI芯片封装中LPD与VPD架构的选择以及中间母线电压的设定。论文还指出了一个反直觉的结果：在部分低负载条件下，LPD架构的总损耗可能优于VPD，VPD的收益主要体现在重负载和大面积场景。未来工作方向包括解决landside PMIC拓扑中BGA焊球与去耦电容之间的布局面积冲突问题，以及将算法扩展至多VR、多PMIC的复杂多芯片尺度系统。