本研究由三星电子有限公司（Samsung Electronics Co. Ltd.）代工事业部的Sungwook Moon、Chanmin Jo和Seungki Nam三位研究人员共同完成。该论文发表于2019年IEEE第69届电子元件与技术会议（2019 IEEE 69th Electronic Components and Technology Conference, ECTC），这是电子封装和元件技术领域的重要国际学术会议。
近年来，人工智能技术在处理大数据方面的迅猛发展正在深刻改变以信息为中心的社会形态，推动了各行业向基于大数据的工作模式转型。为应对海量数据处理带来的复杂问题，大量基于多边交互服务的数据中心正在建设之中。这些被称为高性能计算（High Performance Computing, HPC）的应用需要高效的迭代计算算法和具有超宽带宽的超快内部处理硬件。
HPC平台通常采用多芯片配置，将主处理芯片和外部存储芯片集成在硅中介层（Si-interposer）上。在设计配置层面，系统级芯片（System on Chip, SoC）与高带宽存储器（High Bandwidth Memory, HBM）之间需要处理密度高达数千量级的互连，以支持宽带宽传输。为最小化额外的信道损耗，HBM芯片需要尽可能靠近SoC放置。在性能方面，HBM解决方案适用于高强度的训练/推理运算，而系统的电源分配网络（Power Delivery Network, PDN）对于此类复杂的HBM2操作至关重要，需要进行精心的设计与评估。
为支持功耗达数百瓦的高功率硅芯片，并确保带宽达到TB/s级别的HBM正常工作，必须准备相应的设计解决方案，包括采用覆盖广泛电容类型的多去耦电容器（Decoupling Capacitor）组合进行优化配置。同时，考虑到预期的高电源供应和微小的眼图裕量，支持HBM接口的电源/信号设计变得更具挑战性，需要在数千个I/O的高功率和高速操作中抑制相邻信道间的串扰（Crosstalk）。由于硅中介层上互连设计的巨大复杂性，早期进行多芯片布局的可行性分析的重要性愈发凸显。
本研究聚焦于HBM2E IP的使能设计方法，综合考虑信号完整性（Signal Integrity, SI）和系统级电源完整性（Power Integrity, PI），以及硅中介层的电气特性。
HBM2E的数据速率达到3.2Gbps，比现有HBM2的2.4Gbps带宽快了近30%，因此其满足信号和电源质量规格的挑战显著增加。
1. 硅中介层叠层结构的确定
由于HBM2E的形状较HBM2更短更宽，操作带宽更高，逻辑芯片与HBM芯片之间的微凸块距离增加了约1mm，同时单位间隔（Unit Interval, UI）相比HBM2缩小了30%，这使得HBM2E的设计因信号长度增加而更具挑战性。硅中介层由4层金属垂直堆叠而成，由于其采用成熟硅工艺，信号线的几何尺寸（宽度和高度）相对传统有机封装基板工艺更小，因此信号损耗更高；加上中介层中并行信令的结构特性，导致相邻线路间的串扰更高。因此，设计中介层的叠层结构对于HBM2E信号完整性特性至关重要。
研究团队以表1所列的叠层配置方案（包含多种金属厚度和介电层高度的组合）为基础，通过对多种可选方案进行信号完整性分析来确定优化叠层。仿真结果显示，方案5获得了最优的信号质量特性，最终被选为最终配置。
2. 接地结构的确定
硅中介层的设计必须满足基于硅制造工艺的金属密度设计规则，该工艺不允许形成完整的接地平面。这为确保高信号完整性特性的高质量接地带来了挑战。从电气角度看，信号网络的电阻由物理结构决定，而电容由信号和接地的布局决定。为减少信号损耗，需降低自电容；为抑制串扰，需减小耦合电容。由于同时满足两者的布局配置难以实现，研究团队通过实验分析找到最佳配置，权衡传输效应和串扰效应。在考虑密度规则的前提下，研究分析了两种接地结构——信号间放置接地和信号下方放置接地。通过比较信号损耗和耦合效应之间的权衡，发现信号间放置接地的信号完整性特性更优。
3. HBM2E接口的信号布线指南
HBM信令结构共包含8个信道，每个信道约有200个信号，其中包含128个DQ信号以及其他信号如WDQS、RDQS、DM、DBI、ADD、CLK等。128个DQ信号被划分为32位DQ块，其余块和信道信号按照凸块图以相同格式配置。基于32位DQ块进行布线，信号间距根据布线空间的物理限制和过孔插入来确定。通过在确定的信号宽度和间距条件下进行多种分析，找到了确保最优信号完整性特性的参数组合方案，同时也确定了信号间是否需要接地屏蔽及其相应的屏蔽效果。
1. VDDQ域电压纹波规格的确定
在IP开发过程中，需要确定SoC IO（VDDQ）域的片上解耦电容需求。这可以通过理解电压噪声需求来确定。由于与HBM2E相关的VDDQ/VDDC电源的Vmin值在JEDEC标准数据表中有明确规定，满足对应规格即可，但IP开发者需要为IO VDDQ域定义详细的电压规格。HBM2E的VDDQ域规格要求考虑占空比/抖动的电源噪声、TCH/TCL的条件，以及对应预算内的解耦电容值。
研究团队基于图8所示的IO方案配置进行了仿真，通过调整频率和电压纹波水平，将单音噪声引入IO，最终根据分析结果确定了允许的峰峰值电压纹波（Vpp）。
2. SoC IO VDDQ域解耦电容的确定
基于前述确定的Vpp规格，研究团队在多种PDN配置方案下进行了电压纹波分析，假设在开启DBI选项的1-HBM DQ情况下，最大数量的IO同时操作。分析方案包括：（1）所有电源域合并（SoC IO VDDQ、HBM IO VDDQ和HBM Core VDDC）；（2）所有电源域单独分离；（3）VDDQ域合并但VDDC域分离。结果显示，在相同PDN条件下，所有电源域合并时电压纹波最低。尽管这取决于系统级PDN（板级/封装级）的特性，但在大多数情况下，为满足Vpp规格，SoC IO（VDDQ）域的解耦电容需求大于参考值（a）。该分析基于1-HBM场景，当HBM2E连接数增加至2-HBM或4-HBM时，需要进行额外分析以确定插入解耦电容的数值。
为设计具有合格电源完整性性能的高功率系统级PDN，在早期设计阶段优化系统级PDN并预估各部分的目标PDN参数至关重要。
研究团队构建了包含CPU、NPU和GPU核心PDN的系统级PDN分析与优化原理图。为估算原理图的初始参数，建立了基于前代技术提取的模型参数的初始模型库。对于片上电容估算，从模型库中提取单位面积的片上电容，并使用目标IP面积估算新项目的初始参数。
在电流场景方面，采用了两种不同方案：一种是使用片上工具（如PTPX）提取的每周期平均功率，假设在仿真器上可在早期设计阶段提取微秒级的包含空闲到运行操作的向量场景；另一种是使用简化的最坏情况场景，包括空闲到运行操作或在PDN谐振下的迭代操作，基于初始估计的空闲模式和运行模式之间的功率进行分析。使用简化的最坏情况场景，可以分析空闲到运行转换时的di/dt效应以及PDN谐振操作对电压降的影响。
对于中介层，核心PDN的主要寄生参数是硅通孔（Through Silicon Via, TSV）的有效电感。TSV的初始有效电感可从根据不同TSV数量预提取的有效电感数据库中估算得出。所需的C4凸块数量也可通过早期系统PDN优化得到的中介层目标电感，利用该数据库进行估算。
对于封装模型，从C4凸块到焊球的有效电感可基于焊球数量和封装厚度进行估算。封装所需的焊球数量可从不同板级过孔条件下的有效过孔电感库以及连接封装焊球与板级去耦电容的过孔目标电感进行估算。板级的有效板级电感由连接封装焊球到去耦电容的过孔电感和去耦电容的有效电感（当板上电容器数量充足时）构成。通过早期设计阶段提取优化系统PDN所需的目标板级电感，即可估算所需焊球数量。
电源管理集成电路（Power Management IC, PMIC）在PI分析中是另一主要考虑因素。PMIC有两个主要特性：一是通过反馈电感建模的补偿IR降的反馈功能；二是电流供应能力。使用真实PMIC的系统级电压降比使用理想电压源时更大，原因在于其较低的电流供应能力。PMIC的电流供应能力可通过Verilog-A模型实现。
最后，利用系统级PDN简化原理图及其估算的初始参数，通过早期设计阶段的系统级PDN优化，提取封装上去耦电容的最优组合。研究对具有4种不同值的26个封装去耦电容器的各种组合进行了PDN阻抗峰值和电压降分析，结果表明不同组合会导致PDN阻抗峰值和电压降存在较大差异。
在信号完整性方面，通过对比分析多种硅中介层叠层配置方案，方案5被确定具有最优信号质量特性。在接地结构的对比中，信号间放置接地的方案通过权衡信号损耗与耦合效应，展现出更优的信号完整性特性。通过基于32位DQ块的信号布线分析，成功确定了满足最优SI特性的信号宽度、间距以及接地屏蔽要求的参数组合。
在电源完整性方面，通过向IO引入单音噪声的仿真方法，成功确定了VDDQ域允许的峰峰值电压纹波规格。在不同PDN配置方案的电压纹波分析中，发现所有电源域合并时电压纹波最低，并确定了满足Vpp规格所需的SoC IO VDDQ域解耦电容的最小需求值。
在系统级PI优化中，通过构建包含TSV电感、封装电感和板级电感估算的完整分析框架，实现了早期设计阶段对C4凸块数量、封装焊球数量以及去耦电容数量和组合的优化。研究证实了去耦电容组合对PDN阻抗峰值和电压降有显著影响，突出了早期阶段进行“假设分析”以评估最小系统级电压降性能的重要性。
最终，基于广泛的仿真分析，HBM2E IP成功实现了高达3.2Gbps的稳定运行，高功耗核心IP也成功投入运行。
本研究提出了面向HPC平台应用的全面的PI和SI设计方法学，涵盖了HBM2E IP和核心IP的使能设计。研究表明，适应HPC平台的PI/SI设计需要一种综合策略，将HBM IP和核心IP在紧凑的封装形式上协同工作。
本研究的科学价值在于：系统地建立了针对先进2.5D硅中介层集成平台的信号完整性与电源完整性协同设计方法学；提供了关于硅中介层叠层结构、接地拓扑、布线参数对高速信号传输性能影响的量化分析框架；探索了多电源域合并与分离对电压纹波的影响规律；建立了从芯片到封装到板的垂直路径的完整PDN建模与早期优化方法。
本研究的应用价值在于：为HBM2E存储接口在3.2Gbps高速下的成功实现提供了关键的设计指导；通过优化电源域、焊球数量和封装层数降低了系统成本；通过早期确定物理设计参数限制，避免了设计后期的高成本修改；为万亿字节每秒带宽级别的高性能计算芯片设计提供了可复用的设计方法学。
本研究的主要亮点包括：第一，系统性地解决了从芯片级到系统级的完整PI/SI协同设计挑战，覆盖了硅中介层、封装和板级的全链路分析；第二，提出了在早期设计阶段利用模型库和预提取参数数据库进行系统级PDN优化的方法，显著降低了设计迭代成本和风险；第三，针对HBM2E这一当时最新标准（3.2Gbps），克服了更长的互连距离和更小的单位间隔带来的信号质量挑战；第四，综合考虑了电源完整性中的多种影响因素，包括TSV有效电感、PMIC真实特性（反馈补偿和电流供应能力）以及去耦电容组合的优化，形成了完整的PI分析闭环；第五，通过对比分析明确了不同PDN配置方案对电压纹波的影响，为电源域划分设计提供了实证依据。