本文为单一原创研究（类型a），以下是对该研究的学术报告。

本研究由西安电子科技大学高速电路设计与电磁兼容教育部重点实验室的Haiyue Yuan、Tao Wei、Yuhuan Luo、Jun Wang、Feng Wu、Xiuqin Chu及Yushan Li共同完成，其中Xiuqin Chu为通讯作者。论文发表于IEEE Transactions on Microwave Theory and Techniques（《IEEE微波理论与技术汇刊》）2025年8月第73卷第8期，页码为4566至4578。研究得到了中国国家自然科学基金（项目号62171338、62471353）及陕西省重点研发计划（项目号2024GX-ZDCYL-05-02）的资助。

在学术背景方面，本研究属于电源完整性（Power Integrity）与电力分配网络（Power Distribution Network, PDN）设计领域。随着先进封装技术成为提升芯片性能的具成本效益方案，单芯片及多芯片系统中的动态电压噪声问题日益严峻。动态电压噪声主要由三个因素造成：晶体管数量激增导致芯片电流消耗达到100至1000安培量级；芯片供电电压持续降低，据国际器件与系统技术路线图预测，到2034年供电电压可低至0.55伏，使电压噪声容限进一步收窄；多芯片堆叠带来的耦合动态电压噪声无法忽略。对于PCB和封装级的PDN设计，传统的目标阻抗方法在频域虽具有指导意义，但未充分计及电流消耗波形的影响；而基于斜坡电流响应计算的最坏情况电压噪声方法又可能导致设计过度。当系统包含多个芯片时，目标阻抗因耦合效应难以应对，最坏情况噪声与各芯片噪声的累加也不等价。因此，本研究旨在提出一种能够在早期设计阶段快速、精确评估PDN设计质量的方法，该方法以动态电压噪声的标准差作为评价指标。

本研究的核心方法称为集成电源噪声（Integrated Power Noise, IPN），其详细工作流程如下。首先，研究建立了电流模式模型，将芯片的电流消耗波形建模为编码的电流消耗，遵循随机过程。由于直接获取芯片精确电流消耗困难，而基于SPICE的方法耗时且主要适用于功能验证，故采用了简化扩展芯片功率模型（ECPM）的思路，用编码电流波形代表实际电流波形。电流模式在每个时钟周期具有随机的电流状态，最小转换时间取决于时钟频率。如果电流状态在各时钟周期相互独立，则采用多项伯努利（multinoulli）过程建模；若当前时钟周期的电流状态受前一周期影响，则采用一阶马尔可夫过程建模；若受前k个周期影响，则采用k阶马尔可夫过程建模并定义相应的状态矩阵与转移矩阵。其次，进行IPN的数学计算。计算需要PDN的Z参数幅值曲线、芯片最小时钟周期以及电流模式的概率特性。理想电流脉冲的功率谱密度（Power Spectral Density, PSD）为时间t乘以sinc平方函数，实际脉冲因di/dt有限，采用四阶贝塞尔-汤姆逊滤波器建模电流状态转换边沿。电流模式的PSD等于该滤波后的PSD与电流状态序列的PSD之积。电流状态序列的PSD依据维纳-辛钦定理由其自相关函数的傅里叶变换定义。对于多项伯努利过程，自相关函数在n=0时由状态平方与概率点积求和；n不为0时为状态矩阵外积与概率外积的点积求和，利用泊松求和公式可简化得到最终PSD表达式。对于一阶马尔可夫过程，自相关函数利用稳定分布和转移矩阵的幂表达，通过若尔当矩阵分解与矩阵幂级数收敛性质，将PSD分为常数部分w1和受转移矩阵特征值影响的部分w2，并最终化简为简洁表达式。对于k阶马尔可夫过程，只需将一阶公式中的转移矩阵和状态替换为对应的高阶矩阵和状态即可。最后，电压噪声的PSD由电流模式的PSD乘以Z参数幅值的平方（以dB形式表示）得到，再根据帕塞瓦尔定理对频率求和并开方，得到动态电压噪声的标准差，即IPN值。

在仿真验证方面，研究设置了四个案例。案例一利用CPS1至CPS5五个芯片封装系统模型验证多项伯努利过程下IPN的准确性，并与其他方法对比。CPS1来自参考文献，CPS2至CPS5由其修改而来。在500 MHz时钟频率、两个等概率电流状态下，IPN计算的动态电压噪声标准差与暴力仿真的结果非常接近，相对误差极小；且IPN计算耗时仅0.16至0.23秒，远快于暴力仿真和最坏情况电压噪声方法的100秒以上。结果还表明CPS4设计最佳，CPS2优于CPS1，IPN的趋势与峰峰值噪声及最坏情况电压噪声的趋势一致。案例二验证一阶马尔可夫过程下IPN的准确性，CPS1模型中包含四个电流状态，时钟频率分别设为100 MHz、500 MHz和1 GHz，IPN与暴力仿真的相对误差分别为0.08%、0.14%和0.02%，IPN耗时仅为暴力仿真的近百分之一。案例三验证二阶马尔可夫过程，采用三个电流状态，时钟频率为100 MHz、500 MHz和1 GHz，相对误差分别为0.02%、0.01%和0.04%，并且在1至1000 MHz范围内取21个频率点进行鲁棒性验证，所有相对误差均低于1.5%，证明IPN对频率不敏感。案例四构建了采用2.5D封装技术包含三个晶粒的多芯片系统模型，使用Cadence Allegro X APD搭建，介质层四层、基板四层、PCB四层，使用Cadence PowerSI提取三端口Z参数，端口分别设在die1、die2、die3和VRM处。三个晶粒分别工作在1 GHz、500 MHz和100 MHz，电流模式可分别遵循多项伯努利过程、一阶马尔可夫过程、二阶马尔可夫过程及混合过程。通过测量端口1的电压噪声计算耦合动态电压噪声标准差，IPN与暴力仿真的相对误差均低于1%，且计算时间显著缩短，验证了IPN在多芯片系统中处理耦合电压噪声的能力。测量验证方面，研究搭建了包含一块PDN板、示波器、任意波形发生器和电源的测量平台，板上包含MOSFET（型号CSD17527Q5A）、四个22 µF电容、一个22 µH电感和电流检测电阻。在5 MHz频率下，电流模式分别遵循多项伯努利过程、一阶马尔可夫过程和三阶马尔可夫过程，IPN计算的动态电压噪声标准差与实测结果相对误差均低于5%。测量误差主要来源于时域平均电流的测量噪声和矢量网络分析仪提取Z参数的误差。

研究得出结论：IPN方法能够基于Z参数和电流消耗波形精确计算单芯片/多芯片系统动态电压噪声的标准差，克服了目标阻抗在频域与时域之间的不足，并能够计算多芯片系统的耦合动态电压噪声，弥补了目标阻抗和最坏情况电压噪声方法无法评估多芯片PDN的缺陷。多个仿真和测量案例验证了IPN的高精度与高效率。

本研究的亮点在于：其一，利用电流波形PSD与PDN的Z参数之间的关系精确计算电压噪声标准差；其二，借助PSD和多端口Z参数有效处理多芯片系统的耦合电压噪声；其三，考虑电流消耗波形的统计特性，可适用于多项伯努利过程和各阶马尔可夫过程，适用范围更广。此外，研究讨论了IPN的三种主要贡献以及与其他指标如峰峰值噪声和最坏情况电压噪声的趋势一致性，表明IPN可在PDN优化过程中支持快速迭代。