本文发表于 *IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems*（《IEEE集成电路与系统计算机辅助设计汇刊》）第45卷第4期，2026年4月出版。主要作者为Jinhoon Hyun、Inchul Jeong、Shinho Chu以及通讯作者Jaemyung Lim。其中，Jinhoon Hyun、Inchul Jeong和Shinho Chu来自SK hynix（SK海力士），Jaemyung Lim来自汉阳大学电子工程系。该研究提出了一套面向DRAM（动态随机存取存储器）的全面PDN（电源分配网络）方法学，重点解决现代DRAM设计中的IR-drop（电压降）问题。

在先进DRAM工艺中，集成密度不断提高，但金属资源并未同步增长；与此同时，为了提升性能，时钟频率与功耗持续上升。这种趋势导致功率密度显著增加，而用于片上PDN的金属资源却大幅减少，PDN阻抗上升，进而引起供电电压跌落，成为DRAM性能瓶颈。在DRAM架构设计早期，产品竞争力主要通过净芯片良率评估。由于PDN资源估计不准确可能导致严重的IR-drop，从而引发大规模设计修改和流片延迟，因此准确且高效地预估PDN行为变得至关重要。然而，DRAM中多种电源共享金属资源，使得在早期设计阶段预测电压跌落的影响十分困难。传统上使用基于Totem的估算方法，但该方法需要较长的版图准备时间与仿真时间，且精度有限。为此，本文提出了早期PDN（early PDN）与迭代PDN（iterative PDN）两种方法，分别用于设计早期阶段和物理设计后的签核验证阶段。

早期PDN方法的目标是在设计阶段识别最佳PDN结构。该方法将DRAM芯片划分为核心区域（core area）与外围区域（peripheral area）。核心区域按bank group、bank、mat分层组织，其中mat是包含单元阵列、位线感测放大器（BLSA）、子字线驱动器等的最小重复单元。设计者首先在mat内部构建网格型金属PDN结构，该结构覆盖芯片总面积的60%~70%；外围区域的PDN网格则被划分为若干单元进行设计，并确保与核心区域PDN无缝对接。之后，将这些单元PDN图案如同拼图一般组装成完整PDN网格。

在建模方面，早期PDN首先按照PDN金属方向和mat尺寸对mat进行分类，并为每个mat组配置PDN网格模型（PMM）。在PMM中，过孔与电源金属被映射为电阻。尽管每个mat包含大量金属线，该方法将每层金属简化为两个等效电阻，每个过孔用一个等效电阻表示。电阻值根据PDK中提供的方块电阻和mat尺寸计算得出。由于PDN电容与MOSFET寄生电容相比可以忽略，PMM中不考虑电容。多个PMM像瓷砖一样连接起来，形成完整网格。随后，各模块的动态电流与静态电流被建模为电流源，电流估计基于上一代产品和当前工艺的缩放趋势；MOSFET寄生电容则以电容元件表示。这些电流源与电容按照布局规划放置在网格上。去耦电容的值根据电流分布和物理布局可行性计算，并通过早期PDN仿真确定最优电容配置。

DRAM中内部电源由低压差线性稳压器（LDO）提供。LDO的反馈机制会显著增加计算开销。当前DRAM使用了超过20种由LDO产生的内部电源。为了减少仿真时间，早期PDN采用理想参数模型或Verilog-A对LDO进行建模。具体地，误差放大器和导通晶体管使用H-SPICE中的压控电流源（G元件）和压控电压源（E元件）建模，而反馈网络和电荷泵则用Verilog-A建模。早期PDN还具有峰值跌落颜色图（peak drop color map）功能，可以直观显示每个节点最大、平均和最小电压跌落，从而识别PDN的薄弱区域。

迭代PDN仿真方法用于设计完成后的最终签核。由于完整电路与PDN联合仿真的网表规模巨大，往往因内存限制而无法直接仿真。为此，该方法将仿真拆分为两部分：PDN仿真（pdn sim）与电流仿真（current sim）。在PDN仿真中，完整PDN模型被保留，其他电路被替换为电流源，这些电流源模拟被移除电路的供电电流。在电流仿真中，所有电路都被保留，但PDN被替换为电压源，该电压源模拟各IP（知识产权模块）供电节点的电压变化。

迭代流程首先运行电流仿真，此时所有IP使用理想电源供电，不考虑供电变化。随后，通过定制代码将各个IP的供电电流波形自动映射到PDN网表中的对应供电节点，再运行PDN仿真，监测各IP供电节点的电压变化。这些电压变化以PWL格式提取并转换为电压源，用于下一轮电流仿真。如此反复迭代，直到仿真结果的变化低于预设阈值。在此过程中，作者使用Silvaco的Jivaro工具对PDN网表进行节点缩减，其核心算法为星形-三角形变换（star-triangle transformation），通过消除内部节点并合并相邻三端口网络来降低网格复杂度，同时保持精度。

在验证部分，研究使用了一个24 Gb DRAM示例，芯片尺寸约为7×6 mm²。该示例中，外部电源VPPEXT为外围电路和内部LDO供电。早期PDN仿真显示，VPPEXT节点在DRAM外围区域的最大峰值跌落为1.50 V（稳态电压为1.8 V），而参考仿真得到的最大峰值跌落为1.53 V，二者相差1.9%，处于可接受误差范围内。颜色图进一步显示，最大电压跌落发生在外围区域中心附近，这与内部电源稳压器（VRM）集中分布的位置一致。

迭代PDN仿真中，初始仿真（iteration 0）使用理想电压源为IP供电。随着迭代次数增加，各IP供电电压波形逐渐收敛于参考仿真结果。经过四次迭代后，电压波形与参考仿真高度重合，二者平均误差为56.7 µV，峰峰偏差为12 mV，对应误差约1.1%。迭代停止条件可根据系统需求设定。本研究中，作者以反相器链的传播延迟作为判断依据。仿真显示，在标称VDD为1.1 V时，20 mV的电压偏差会导致约0.5 ps的传播延迟变化；而典型传播延迟约10 ps，因此20 mV偏差对应约5%的误差，与快速仿真工具的固有误差相当。因此，两次迭代即可满足要求。两次迭代的总仿真时间为16.7分钟，约为参考仿真时间（30分钟）的一半。由于实际DRAM产品规模远大于该示例，节点缩减与迭代方法的效率优势将更加显著。

在讨论部分，作者指出早期PDN方法已应用于产品级DRAM芯片。在早期PDN开发之前，设计团队使用基于Totem的估算方法。对于16 Gb DRAM产品，Totem流程需要超过三到四天来准备粗略版图，仿真又需数小时，总周转时间约为3.5至4.5天。相比之下，早期PDN在相同目标下将总仿真时间缩短至约1.5至2.5小时，且能识别相同的薄弱点和相似的电压跌落分布图，精度水平约为最坏情况电压降的50%。因此，早期PDN相较传统Totem方法具有更高的投入产出比。

迭代PDN方法特别适用于大规模产品，如HBM（高带宽存储器）。随着HBM堆叠数增加（目前最多可达16堆叠），SPICE仿真时间随节点数的1.5至2次幂增长。此外，SPICE仿真矩阵规模随节点数平方增长。若不采用节点缩减策略，大型HBM系统几乎无法仿真。因此，迭代PDN的优势在大规模设计中更加明显。

本文的主要价值在于提供了一套从早期设计到最终签核的完整PDN分析方法。早期PDN在物理设计之前就能以较高效率预测PDN资源需求与IR-drop趋势，帮助设计团队避免后期重大修改，保障产品开发进度。迭代PDN则在设计完成后以可控的精度损失换取显著的仿真效率提升，使包含复杂PDN网络的全芯片瞬态仿真成为可能。两者结合，为先进DRAM及HBM的电源完整性设计与验证提供了实用且可扩展的解决方案。