本文发表于 2020 IEEE Electromagnetic Compatibility Magazine – Volume 9 – Quarter 4，属于“信号完整性与电源完整性”专栏，由客座编辑 En-Xiao Liu 推荐。主要作者包括来自密苏里科技大学的 Biyao Zhao、Siqi Bai、Albert Ruehli、Bruce Archambeault、Jun Fan 和 James Drewniak，以及来自 IBM 公司的 Samuel Connor 和 Matteo Cocchini，以及来自思科公司的 Stephen Scearce 和 Brice Achkir。该研究部分受到美国国家科学基金会（National Science Foundation）的资助。
该研究属于高速数字系统电源完整性（Power Integrity, PI）分析领域。随着集成电路切换速度的不断提升，电源分配网络（Power Distribution Network, PDN）中的噪声问题日益严重，可能导致高速电路系统功能故障。PDN设计的核心目标之一是满足目标阻抗（Target Impedance）要求，以将电压纹波控制在规格范围内。尽管业界已有成熟的商业仿真工具，但其结果难以与PDN的物理几何特征直接关联，导致设计师往往需要依赖反复试验的方式来优化设计，过程耗时且缺乏系统性。针对这一痛点，该研究的目的是提出一种系统化的PI分析方法，旨在建立PDN输入阻抗与PCB几何结构之间的物理联系，从而为设计实践提供直接、量化的指导。
该研究的工作流程核心在于对PDN中的关键电流路径进行识别与电感分解（Inductance Decomposition）。研究首先基于PCB的典型叠层结构，将PDN的输入阻抗特性在频域上划分为两个主要区域，每个区域由一个关键电感主导。在中频段（约1 MHz至数十MHz），阻抗由从集成电路（Integrated Circuit, IC）到去耦电容器（Decoupling Capacitor, 简称Decap）的等效电感 ( L{pcb_eq} ) 主导；在高频段（约数十MHz至数百MHz），阻抗则由IC到电源地平面腔体（Power-Ground Cavity）的IC互连电感 ( L{pcb_ic} ) 主导。
研究步骤分为两大部分。第一部分针对 ( L{pcb_ic} ) 进行建模与分析。研究首先定义了多种常见的IC引脚排布模式（Pin Map Pattern），包括行列式（Row）、交替式（Alternating）、网格状（Grid）以及六边形（Hexagonal）等。为精确提取 ( L{pcb_ic} )，研究采用了基于物理的腔体模型（Cavity Model）进行电路简约（Circuit Reduction），最终推导出一个仅含单个等效功率过孔电感和单个等效接地过孔电感及它们之间互感的计算公式。通过这一推导，研究对比了不同引脚数量下的 ( L{pcb_ic} ) 变化，发现其变化范围存在明确的上下界：上界为单个电源-地过孔对电感按1/N曲线递减，下界为单元网格电感按1/Ncell曲线递减。基于此，研究提出了一个快速估算 ( L{pcb_ic} ) 的方案，通过单元网格法和考虑相邻单元间互感（Mutual Inductance）的修正项，可以在不运行复杂仿真的情况下，以可接受的误差（相对误差低于20%）快速评估设计。研究结果提供了常用引脚间距、孔径尺寸下单位长度的 ( L_{pcb_ic} ) 设计表格，为设计初期的快速决策提供了依据。
第二部分则是对更为宏观的等效电感 ( L{pcb_eq} ) 进行深入分解和敏感性分析。研究将 ( L{pcb_eq} ) 分解为四个串联的部分：IC互连电感 ( L{pcb_ic} )、去耦电容互连电感 ( L{pcb_decap} )、电源地平面电感 ( L{pcb_plane} ) 和电感 ( L{above} )。通过改变去耦电容的数量、去耦电容到IC的距离（d）、以及去耦电容到电源腔体的厚度（h1+h2）这三个关键几何参数，研究量化了各电感分量对总阻抗的贡献。实验结果清晰地揭示了设计瓶颈的转换机制：当电源层埋藏较深（h1+h2值大）且去耦电容数量较少时，( L{pcb_eq} ) 中的主导成分是 ( L{pcb_decap} )。此时，增加去耦电容能迅速降低阻抗，设计改进非常有效。随着电容数量的增加，( L{pcb_decap} ) 因并联效应而急剧下降，其主导地位逐渐被 ( L{pcb_plane} ) 取代。一旦 ( L{pcb_plane} ) 成为主导分量，继续增加电容的边际效益就会锐减，因为增加的电容主要影响已不占主导地位的 ( L{pcb_decap} )，而未能有效降低 ( L{pcb_plane} )。此外，( L{pcb_eq} ) 对去耦电容放置距离d的敏感性与 ( L{pcb_plane} ) 所占的比例密切相关。当电容数量多或电源平面离IC近时，( L{pcb_plane} ) 占比高，增大d导致 ( L{pcb_eq} ) 显著增加；反之亦然。研究还特别探讨了在IC正下方放置去耦电容的极限情况，分析指出此时 ( L{pcb_plane} ) 几乎为零，系统性能最终受到IC引脚区域几何和板厚的物理限制。
本研究的核心结论在于提出并验证了一种基于电感分解的系统化PDN分析方法。该方法的主要科学价值在于，它揭示了“增加去耦电容”这一通用设计准则在不同几何场景下有效性变化的内在物理机理。通过量化 ( L{pcb_decap} )、( L{pcb_plane} ) 等电感分量在 ( L{pcb_eq} ) 中的占比，研究明确了限制PDN性能的具体瓶颈。其应用价值在于，它为工程师提供了一套清晰且可操作的设计指导：当设计瓶颈是 ( L{pcb_decap} ) 时，应优先增加电容数量或将电源平面移近电容所在层；当瓶颈是 ( L_{pcb_plane} ) 时，更有效的手段是缩短去耦电容与IC的间距或减小电源腔体厚度。这使得设计师能够快速判断某项设计调整是否对症下药，从而避免盲目的试错迭代，显著缩短设计周期。
本研究在方法论上的亮点在于它将基于腔体模型的精确物理电路与直观的电感分解路径相结合，成功地在复杂的电磁仿真和简单的工程经验之间架起了一座桥梁。其创新性不仅体现在对 ( L_{pcb_ic} ) 的快速估计算法及设计表格的建立，更体现在对整个电流回流路径上各几何区块电感贡献的精准切割与量化。这种将宏观的阻抗指标解构为局部物理几何贡献的能力，是区别于传统黑盒式仿真的关键所在。此外，该论文虽然是针对单电源层结构展开，但其作者指出，通过对电流路径的追踪和电感分解思想的推广，该方法可以扩展应用于具有多层电源、不规则板型甚至包含“狗骨头”过孔结构的更复杂通用系统中，展现出极强的普适性潜力。