本文对Samsung Foundry的研究人员Hyunwoong Kim、Sungwook Moon、Jungil Son、Chaewon Baek及Seungki Nam在2026年IEEE第76届电子元器件与技术大会（ECTC）上发表的论文《Design Methodology and Power Integrity Analysis of Staggered Current Pattern for Voltage Drop Mitigation in High-Power Multi-Core HPC System》进行介绍。该研究属于电源完整性（Power Integrity, PI）分析领域，旨在为多核高性能计算（High-Performance Computing, HPC）系统提供一种基于交错电流模式（Staggered Current Pattern, SCP）的电压降抑制设计指南。
随着人工智能计算需求的快速增长，高性能计算系统普遍采用多核乃至多芯粒（Chiplet）架构。与单核结构相比，多核结构具有并行计算效率高、功耗管理灵活以及热分布均匀等优势。然而，随着核心数量的增加，芯片的总体电流消耗水平急剧上升。目前功耗超过1 kW的产品已相当常见，预计2 kW甚至3 kW以上的产品也将很快问世。此类高功耗HPC产品不仅电流水平极高，而且为了满足快速AI计算的需求，主电源的上升时间（Rising Time）要求也越来越短。尽管主供电网络的电阻仅在微欧量级，但数千安培的电流水平仅由直流压降（DC Drop）就会产生显著的电源完整性噪声。在快速上电条件下，这种噪声更加难以控制在规格范围之内。
针对上述问题，软件层面的交错电流模式提供了一种有效的缓解手段。其基本原理是在多核或多芯粒结构中按顺序激活各个核心或芯粒，从而在相同的总上升时间范围内降低电压降。然而，SCP并非在所有情况下都适用。其效果取决于供电网络（Power Delivery Network, PDN）的特性以及交错上升时间所对应的振铃周期（Ringing Period）。在某些特定条件下，SCP甚至可能产生比常规上升模式更大的电压噪声。因此，有必要建立一套基于PI分析的SCP适用性判断流程和变量分析方法，这正是本文的核心目标。
SCP的基本形式如图1(a)所示：多个阶跃函数（Step Function）以一定的时间差依次上升到工作电流水平。图1(b)展示了每个阶跃函数引起的电压纹波（Voltage Ripple）。当各个阶跃函数的上升时间和电流增量相同时，其电压纹波波形仅存在时间上的平移差异。SCP的数学表达如公式(1)所示，其中时间差定义为Δt，核心分组数（即阶数）为M，总电流it(t)为M个具有时间偏移的单阶跃电流之和。SCP的核心理念在于：当Δt被适当设置时，第n-1次上升产生的电压噪声与第n次上升产生的电压噪声之间可以形成反相（Out-phase）关系，从而最大限度地抑制第二次电压降（2nd Voltage Drop）。
本文提出了如图2所示的SCP设计流程。首先，需要确定主电源的目标总上升时间。总上升时间是指所有核心从空闲状态（Idle）切换到工作状态（Active）所需的实际上升时间。在总上升时间确定之后，需要检查当M=2时核心束（Core Bundle）的物理上升时间。此处涉及第一个关键条件——条件1：
RTstag ≤ 1/fres
其中RTstag为每个阶跃函数的上升时间，fres为系统PDN的主峰值谐振频率。只有当这一条件满足时，每个单阶跃函数才能激发出正弦形式的振铃噪声。如果核心束的上升时间过慢，即大于PDN谐振频率的倒数，则振铃噪声无法形成，SCP也就无法使用。图3清楚地展示了这一现象：当PDN谐振频率约为40 MHz时，如果交错上升时间达到25 ns以上，则观察不到振铃噪声的形成。从频域角度解释，如图4和图5所示，当单阶跃函数的上升时间慢于谐振周期时，电流频谱的零点（Null Point）会落在低于谐振频率的位置，导致电压纹波不再是正弦形状；只有满足条件1时，电压频谱才会在PDN阻抗谐振点附近出现对应的谐振峰。
在确认条件1满足之后，第二步是施加理想的阶跃函数信号来验证振铃噪声的半周期（Half-cycle）。振铃噪声的周期在SCP设计中至关重要：如果Δt被设定在振铃噪声的四分之一周期处，第二次电压降可以被完全抑制；如果Δt被设定为二分之一周期，则第一次交错上升和第二次交错上升产生的电压噪声处于同相（In-phase）状态，此时SCP引起的噪声反而会比常规上升模式更大。因此，如果振铃周期的四分之一不大于核心束的上升时间，即在有限的物理上升时间内无法留出足够的相位偏移Δt，SCP也无法使用。这就是条件2所表达的内容，Δt的取值如公式(3)所示。
在满足上述两个条件后，本文进一步分析了SCP中的变量影响，主要包括阶数M（核心分组数量）和每阶的电流幅值。
当M=2时，第二次电压降被大幅抑制，与第一次电压降相比没有显著差异，相比传统直接上升模式，SCP可获得约19%的电压降改善效果。图7比较了不同核心束数量和交错上升时间下的电压降改善趋势。结果显示，当交错上升时间较快时，可以保证足够的Δt，因此对电压噪声的抑制更为有利；同时，总上升时间越快，电压噪声本身越大，SCP的改善效果也越显著。但当交错上升时间变长时，难以获得足够的Δt来为第二次电压降创造反相条件，改善效果因此下降。
当M增加时，理论上可以形成M个正弦波形，每两个正弦波形之间可以设计180/M的相位差。然而，由于总上升时间受到限制，增加M意味着不同核心束之间的Δt必须减小。虽然第二次电压降可以被部分衰减，但由于各正弦波之间的相位差减小，第一次电压降反而相比M=2时有所增加。因此，如图9所示，SCP在M=2时最为有效。
此外，本文还分析了每阶电流幅值不均衡的情况。当每个核心束包含的核心数量不同时，每阶的电流增量也会不同。在这种情况下，SCP的性能会下降。原因在于SCP的基本原理是抑制由第一阶上升引起的第二次电压降，如果各束之间的电流供应量不同，第二次电压降就无法被完全补偿。因此，保持各核心束之间相同的电流供应量最为有效。
本研究通过PI分析明确给出了SCP设计的两个必要条件：核心束上升时间必须足够快以激发振铃噪声（条件1），且振铃周期四分之一必须大于核心束上升时间以确保足够的Δt（条件2）。在满足这两个条件的情况下，M=2的SCP可获得约19%的电压降改善。M的增加反而会导致第一次电压降增大，而各阶电流幅值的不均衡也会削弱补偿效果。因此，最优的SCP设计是采用两个电流均衡的核心束。
本文的学术价值在于将SCP的适用性从经验判断提升为基于PI分析的量化设计方法。其应用价值体现在为高功耗多核HPC产品的电源设计提供了可直接使用的设计流程与判据，帮助设计人员在尽可能短的电源上升时间与可接受的电压噪声之间取得最优平衡。随着AI并行处理对多核架构的需求持续增长，SCP方法有望成为广泛适用的电源完整性优化手段。
本文的主要亮点可归纳为三点。其一，明确了SCP设计中的频域物理机制，即通过振铃噪声的反相叠加来抑制第二次电压降，并给出了量化条件RTstag ≤ 1/fres。其二，建立了完整的SCP设计流程，从总上升时间选取到条件验证再到Δt确定，具有工程可操作性。其三，系统分析了M和电流幅值两类关键变量对SCP性能的影响，得出M=2且电流均衡为最优配置的明确结论。