本文针对Chip-on-Wafer-on-Platform（COWOP）封装技术中的电源分配网络（Power Distribution Network, PDN）抗谐振抑制与去耦电容减少问题，提出了一种有损去耦网络设计方法。研究由Yuying Li、Mu-Shui Zhang和Zi-Xin Wang完成，作者均来自中山大学电子与信息工程学院（School of Electronics and Information Technology, Sun Yat-sen University）。该论文发表于IEEE Transactions on Components, Packaging and Manufacturing Technology第16卷第9期，于2026年6月8日被接收，2026年9月21日正式出版。
从学术背景来看，随着人工智能（Artificial Intelligence, AI）和高性能计算（High-Performance Computing, HPC）的快速发展，对计算密度的需求空前增长，推动了先进封装技术的演进。COWOP作为NVIDIA下一代AI GPU的潜在封装方案，相比传统的Chip-on-Wafer-on-Substrate（CoWoS）技术，移除了封装基板、BGA焊球和封装盖，使裸片通过硅中介层直接焊接在印刷电路板（Printed Circuit Board, PCB）平台上。这一结构带来了更短的互连路径、更低的信号损耗以及更紧凑的电压调节模块（Voltage Regulator Module, VRM）布局。然而，简化的PDN结构虽然减少了对去耦电容（Decoupling Capacitor, Decap）数量的需求，却也使得网络更容易受到抗谐振（Anti-resonance）的影响。抗谐振由多个RLC支路之间的并联耦合引起，会在频域阻抗曲线中产生尖锐峰值，并在时域瞬态响应中引发电压振荡。传统的目标阻抗设计方法往往需要大量去耦电容来抑制这些抗谐振峰，这与COWOP减少元件数量的设计目标相矛盾。因此，本研究的核心目标是定量分析抗谐振引起的电源噪声，并提出一种通过引入有损元件来抑制抗谐振并显著减少电容数量的新设计方法。
研究的工作流程包含多个层面。首先，作者将COWOP封装的多级PDN建模为迹线型电路结构，该结构包含VRM、分级去耦网络和电流负载。去耦电容按照从最大值到最小值进行层次化排列，作为分级电荷储存器。连接各并联支路的互连部分被建模为单级RL段，忽略分布效应。为了降低分析复杂度，研究提出了一种递归简化方法：在分析第i个节点的电流时，所有上游RLC支路的电容均可近似为短路，并利用戴维南定理（Thevenin’s Theorem）得到等效电路。递归表达式给出了等效电阻r′i和等效电感l′i的计算方法，从而将复杂的多支路网络转化为一系列可管理的二阶系统。
基于简化电路，研究推导了并联RLC支路间的振荡特性。定义了无阻尼谐振频率ωi、阻尼因子αi和阻尼谐振频率ωdi，并导出了临界阻尼条件。研究进一步分析了影响抗谐振峰值的因素，发现品质因数Qi与回路损耗、电感和电容之间的定量关系。对于实际的多层陶瓷电容（Multilayer Ceramic Capacitor, MLCC），根据电容值的不同范围，Qi的典型值可从0.5变化到超过40，这表明不同层级的抗谐振严重程度差异显著。
在时域电源噪声分析中，研究假设瞬态电流为非理想阶跃电流，具有上升时间tr和峰值im。通过拉普拉斯变换和反变换，得到了电压降−∆u的解析表达式，该表达式为分段函数，包含电感主导的瞬时压降、线性电阻压降（IR Drop）以及由抗谐振引起的衰减振荡分量。研究进而区分了两种电压降类型：第一类电压降发生在电流上升期间，主要由电感和电阻决定；第二类电压降发生在电流达到稳态之后，主要由抗谐振振荡主导。当最高级电容满足电荷需求条件cn > 0.5imtr时，第一区间内不会出现振荡；否则，振荡会叠加在电阻电感噪声上，导致更严重的电压降。研究还给出了确定临界级数g的公式，用于判断哪些层级的RLC支路会在瞬态期间产生振荡。对于第二电压降的计算，研究采用了包络线方法，以αi/ωi = 50%作为阈值来忽略损耗严重的谐振回路，并通过主导振荡支路的参数估算电压谷值出现的时刻。整个计算流程被总结为递归简化、参数提取、分区间电压降下界计算三个步骤。
在验证部分，研究进行了频率域和时域的实验与仿真验证。实验使用FR-4基板制造验证板，功率线特征阻抗为50 Ω，VRM由LQW18AN0NJ80D电感模拟，参数为rv = 57 mΩ，lv = 10.5 nH。针对双去耦电容PDN的案例分析显示，在无外加电阻的情况下，实测阻抗曲线在约1.1 MHz和60 MHz处出现两个抗谐振峰，对应的阻尼比分别为38.33%和9.75%。高频抗谐振因其低阻尼比而在时域中表现出更显著的振荡。通过在第2支路添加0.47 Ω电阻（案例II），谐振频率从59.3 MHz降至49.9 MHz，电压波动有所改善。案例III中使用470 mΩ的大电阻导致过阻尼，虽然振荡被抑制，但最大电压降达到−0.66 V，对低功耗器件构成风险。案例IV通过使用91 mΩ电阻实现了损耗与电压降之间的更好平衡，但高频抗谐振仍未得到充分抑制。案例V通过更换更大的去耦电容并利用损耗共享机制，使两个抗谐振的阻尼比分别达到31.99%和68.79%，最大电压噪声降至−0.16 V。
对于四阶去耦网络的COWOP封装模拟优化，原始设计包含一个2.2 µF电容、两个420 pF电容和一个120 pF片上电容。通过合并相同电容值的支路，将网络简化为三阶等效电路。计算得到三个阶段的振荡幅度分别为0.017 V、0.11 V和0.04 V，第二阶段为主导振荡源。通过在该阶段加入0.9 Ω等效电阻（每个支路1.8 Ω），并进一步优化第一阶段电阻至220 mΩ以及调整第二阶段电容至15 nF，最终配置使瞬态波动在10 ns内稳定，电压降小于−0.12 V，仅需两个额外元件即可实现性能改善。
在与传统去耦方案的比较中，研究使用Ansys SIwave进行了仿真评估。对于第一个验证案例，负载电流频率为20 MHz，有损阻尼方案仅需3个元件即可满足目标阻抗要求，而相同值去耦方案需要14个元件（减少78%），分布值去耦方案需要10个元件。对于第二个案例，负载电流频率为100 MHz，三个方案分别需要6、20和18个元件。这些结果表明，所提出的有损阻尼方法能够以约三分之一的元件数量实现与传统分布值去耦方案相同的目标阻抗性能。
研究最终得出了三条实用的设计指南：一是给定电流上升时间，最高级去耦电容应满足电荷需求条件（26），否则振荡会叠加在电阻电感噪声上导致严重电压降；二是损耗水平（以阻尼比表示）建议在30%至80%范围内，其中约50%（对应Qi ≈ 1）可作为初始设计的实用准则；三是具有较大振荡幅度的RLC支路应设计更高的损耗水平（70%至80%）。
本研究的科学价值在于建立了抗谐振时域振荡的定量分析框架，将频域品质因数与时域阻尼行为联系起来，为PDN设计提供了新的理论工具。其应用价值体现在显著减少去耦电容数量（至少减少三分之二），同时提高PDN的鲁棒性和效率，尤其适用于COWOP等元件数量受限的新型封装结构。研究的亮点包括：递归电路简化方法的使用使得复杂多级网络的解析分析成为可能；损耗共享机制的发现使得单个电阻可以抑制多个相邻谐振回路的振荡；迭代式“识别—补偿—迭代”优化算法的提出为自动优化框架的集成奠定了基础。此外，研究还指出了该方法在支路数较多（n > 4）的PDN中的适用性限制，以及当两个谐振回路振荡幅度相当时，第二电压降估算可能引入不准确性的情况。