本文属于类型b：科学论文，但并非单一原创研究的报告，而是一篇综述性与架构分析并重的学术论文。该文作者为 Zichao Ye、Mikhail Popovich、Cheng-Wei Chen、Jian Lu、Gregory Sizikov 和 Houle Gan，均来自 Google LLC。论文已被 IEEE Transactions on Components, Packaging and Manufacturing Technology 接收发表，目前为作者版本，DOI 为 10.1109/TCPMT.2026.3716571。文章题为“Towards 10kAmp AI Chip: A System Perspective From Lateral to Vertical Power Delivery”，系统性地探讨了高性能计算加速器供电架构从横向供电（Lateral Power Delivery, LPD）向垂直供电（Vertical Power Delivery, VPD）演进的必要性与实现路径。
文章的第一个主要论点是：随着人工智能特别是大语言模型的发展，加速器芯片的功耗与电流需求急剧上升，传统横向供电架构正逼近物理与电气极限。作者通过历史数据指出，到2024年，行业前沿GPU的热设计功耗（Thermal Design Power, TDP）已超过1000 A，而未来5 kW功耗包络与10000 A电流需求即将到来。横向供电面临的首要约束是欧姆损耗的二次方增长。由于功耗与电流的平方成正比，在10000 A条件下，即使配电网络（Power Distribution Network, PDN）的集总电阻仅为10微欧，也会产生1000 W的损耗。这些损耗集中在PCB内部，热量极难导出，可能使介质材料接近玻璃化转变温度甚至熔化。此外，横向供电在BGA引脚上产生显著电压梯度，为保证远端引脚的最低工作电压，电压调节器（Voltage Regulator, VR）设定点被迫提高，从而在全阵列范围内浪费功耗。文章引用数据称，在5 kW系统中，这种开销可占TDP的20%至30%，严重影响“每美元token数”等系统能效指标。同时，横向供电加剧了电源完整性（Power Integrity, PI）与信号完整性（Signal Integrity, SI）之间的空间冲突，迫使高速互连信号走线绕行，增加插入损耗。
第二个主要论点是：横向供电的扩展性受到内部扩散电阻和外部路径电阻的根本制约，而垂直供电是打破这一瓶颈的架构性方案。作者建立了一个解析模型来量化横向PCB损耗，将总路径电阻分解为外部路径电阻R_ext和芯片下方的内部扩散电阻R_int。对于外部路径，随着VR列数增加，等效外部电阻以列间距和电流路径长度为参数快速增长。即使采用理想化的四侧供电，内部扩散电阻R_int在四侧供电下为R_sq/24，与芯片绝对尺寸无关，无法通过增大芯片面积来“稀释”。在高密度布线区域，由于过孔穿孔形成“瑞士奶酪”效应，有效内部电阻还会因穿孔因子η（通常为0.5至0.7）而进一步增大。文章以一组代表性参数进行假设计算：100 mm宽的正方形ASIC、四侧供电、每侧两列VR、2 oz铜箔，分别评估6层、12层和18层铜的PCB在1000 A、5000 A和10000 A电流下的横向损耗。结果表明，10000 A条件下，即使采用18层近理想铜叠层，损耗仍超过200 W；而6层典型设计则超过600 W，足以“熔化”PCB介质。需要强调的是，这一计算基于乐观的理想化假设，实际布局限制会使损耗更高。模型还显示，在这些理想条件下，内部扩散电阻是总损耗的主要来源，这一固有缺陷无法通过横向VR技术的进步来弥补。相比之下，VPD通过Z轴直接向芯片下方供电，理论上可将R_ext和R_int降至接近零，从而在架构层面消除二次方横向损耗的不可扩展性。
第三个主要论点是：垂直供电的实际实现需要垂直功率模块（Vertical Power Module, VPM）的电流密度跟上ASIC电流密度的增长，并且先进PCB技术对降低垂直传导损耗至关重要。Google第一代采用VPM的TPU相比传统横向供电实现了I²R损耗降低3倍，但随着下一代TPU的TDP增长3倍，由于电流平方关系，损耗将增长6倍，PCB温度可能达到237°C。这要求VPM的电流密度必须与芯片电流密度匹配，否则当VPM面积超过芯片面积时，强制横向分流将再次引入可观的I²R损耗。作者进一步指出，当前ASIC电流密度已超过2 A/mm²，并预计很快达到3 A/mm²。为应对这一挑战，Google开发了新一代高密度VPM架构，使电流密度翻倍。与此同时，垂直路径中的PCB过孔电阻同样不可忽视。传统单层压PCB中的机械钻孔通孔（Plated Through Hole, PTH）受深径比限制，孔壁镀铜厚度通常只有1 mil，在万安级电流下可产生数百瓦损耗。作者提出采用高密度互连（High-Density Interconnect, HDI）PCB技术，通过多层压合工艺使用实心铜填充微孔（microvia）和较短的内埋芯层钻孔。每个BGA球下最多可布置9个铜填充微孔，使有效铜面积增加，实现约5倍的电阻降低。将高密度VPM与HDI PCB结合，相比采用双层压合PCB的基线VPM设计，可将I²R损耗降低最多6倍，并使PCB损耗控制在100 W以下，从而将PCB温度保持在95°C以内。
第四个主要论点是：垂直供电对PDN设计与解耦电容布局提出了新的挑战，同时需要在模块化功率块与定制化大型VPM之间做出系统级权衡。由于VPM直接安装在ASIC下方，高频解耦电容只能放置在VPM内部的电容板上，这增加了与负载之间的距离，导致寄生阻抗升高，PDN阻抗加大，电压跌落和峰峰值噪声恶化。为缓解这一问题，设计上需要在封装侧增加芯片侧和基板侧电容、在封装基板空腔中集成大容量电容，并使用深沟槽电容（Deep Trench Capacitor, DTC）与高密度金属-绝缘体-金属（Metal-Insulator-Metal, MIM）电容增加片上电容。在模块化方案方面，行业标准的10×9×5 mm功率块虽已实现近2 A/mm²的电流密度并集成解耦电容，但其LGA引脚布局与ASIC的BGA映射不匹配，需要主板内横向电流再分配，且大量PWM控制、电流与温度传感信号需穿过拥挤的ASIC BGA下方区域，限制了其实用性。此外，底部回流工艺中模块需承受多次再流焊循环，边缘粘接与可修复间距要求进一步降低了可实现功率密度。相比之下，定制化大型VPM使电容板覆盖整个ASIC封装阴影，可在VPM内部完成全部电源轨的解耦和横向电流再分配，并将控制器集成于模块内，从而保留主板布线资源，是实现真正垂直供电的最实用路径。
第五个主要论点是：垂直功率模块的输入电压选择是一个系统级的架构决策，而非单纯的功率变换问题。文章比较了三种架构：6 V中间母线、12 V中间母线和48 V直接到核心转换。6 V架构在Google TPU板上较为常见，采用8:1固定变比中间母线转换器（Intermediate Bus Converter, IBC），具有最优的末级效率和瞬态性能，但ASIC电流超过1000 A后，6 V总线上的PCB损耗增大，IBC必须紧邻VPM放置。12 V架构使用4:1 IBC，能减少IBC数量并降低PCB传导损耗，同时可为外设负载直接供电，但较高的VPM输入电压会牺牲效率与功率密度，并限制未来低压MOSFET技术的采用。48 V直接转换架构理论上可实现最高效率和功率密度，并消除中间母线及相应电容，但在支持多路独立电源轨和高电流密度方面仍面临工程挑战。新提出的±400 V或0至800 V机架架构为未来从800 V输入到VPM的功率架构优化增加了新的自由度。
第六个主要论点是：VPM的大量量产面临焊接可靠性、热界面材料（Thermal Interface Material, TIM）与机械翘曲等多物理场挑战。文章展示了三款Google TPU用的VPM硬件实现，其中60×60 mm是迄今实现的最大可量产尺寸。设计1采用厚电源板承载PCB平面磁件，设计2和设计3则采用“三明治”结构，将分立电感置于电源板与电容板之间，铜柱负责功率传输，PCB连接器处理控制信号。翘曲控制是量产中最大的难题之一，因为在再流焊温度曲线下，VPM与系统板的翘曲可能反向叠加，导致BGA球伸长、桥接、裂纹、枕头效应（Head-in-Pillow, HIP）和非润湿开路（Non-Wet Open, NWO）等缺陷。TIM的选择也至关重要，VPM顶面由多个元器件和多块PCB组成，高度公差决定了TIM厚度设计，而温度与功率循环引起的翘曲会导致TIM局部过压或接触不良，影响热性能并加速老化。
在结论部分，文章指出VPD是支撑万安级AI加速器供电的唯一可扩展架构。通过高密度VPM和HDI PCB技术实现的6倍I²R损耗降低，使得TDP扩展与性能功耗比提升成为可能，但也带来了由于解耦电容远离负载导致的瞬态性能折中。文章进一步指出，未来VPD优化的重点包括：支持大于3倍TDC的电气设计电流（Electrical Design Current, EDC）的VPD优化型智能功率级（Smart Power Stage, SPS）、PCB内嵌元器件以降低Z向高度与寄生阻抗、将VPM高度从超过7 mm降低至约3.5 mm，以及VPM作为集成电压调节器（Integrated Voltage Regulator, IVR）前级转换级的潜力。该论文的学术价值在于建立了横向供电损耗的解析分析框架，从物理本质上揭示了横向架构不可扩展的原因，并从系统级视角全面评估了垂直供电的电气、热、机械及制造权衡，对高功率密度供电系统的设计具有重要的工程指导意义。