本研究的通讯作者包括清华大学电子工程系的Xueqing Li与IMECAS（中国科学院微电子研究所）的Ling Li、Di Geng。该成果于2023年发表在IEEE International Electron Devices Meeting (IEDM)，标题为《30 mb/mm2/layer 3d edram computing-in-memory with embedded beol peripherals and local layer-wise calibration based on first-demonstrated vertically-stacked caa-igzo 4f2 2t0c cell》。
随着人工智能模型规模爆发式增长，存内计算（Computing-in-Memory, CIM）面临内存密度的严峻挑战。3D堆叠技术因其垂直扩展能力成为潜在解决方案，但传统硅基动态随机存储器（DRAM）受限于物理尺寸和功耗。氧化铟镓锌（IGZO）晶体管因其高迁移率、低漏电特性成为后道工艺（BEOL）兼容存储器的理想选择。本研究首次通过垂直环绕栅（Channel-All-Around, CAA）结构的IGZO 2T0C（双晶体管零电容）单元，实现了超高密度3D嵌入式DRAM（eDRAM）存算一体架构，旨在解决三大核心问题：
1. 垂直堆叠可行性：先前研究仅提出平面2T0C概念，未实现实际堆叠验证；
2. 工艺波动抑制：IGZO器件的层间与层内性能差异导致计算可靠性下降；
3. 外围电路优化：传统硅基前道工艺（FEOL）外围电路面积过大，制约内存密度。
工艺开发：
研究团队采用原子层沉积（ALD）在250°C低温下制备2层垂直堆叠的CAA-IGZO 2T0C单元。关键工艺包括：
- MIM结构刻蚀：通过干法刻蚀形成65/75nm临界尺寸（CD）的垂直通孔；
- 自对准栅堆叠：依次沉积IGZO沟道层、HfOx栅介质和IZO栅电极，避免高温工艺损伤底层器件；
- 层间介质优化：针对第二层堆叠对第一层性能的影响（图7），优化ILD（层间电介质）刻蚀工艺，使上层工艺对下层器件Ion和亚阈值摆幅（SS）的影响控制在10%以内。
器件性能：
- 记录性尺寸：单元面积仅0.023 μm²（4F²设计），比传统硅基eDRAM缩小近两个数量级；
- 长保持时间：通过优化寄生电容，在0.1V信号衰减标准下保持时间达20秒（图8f），满足AI加速器刷新需求。
BEOL嵌入式外围电路：
- 解码器创新：采用与存储单元相同的2T0C结构实现行/列地址解码（图10），通过共享全局垂直线节省面积；
- 密度优势：相比FEOL控制器，BEOL方案使计算密度提升1.54倍（图12d）。
局部校准模块：
- 数据恢复机制：通过查找表（LUT）存储不同层的参考电压，结合写入验证（Write-and-Verify）降低层间差异影响；
- 抗波动能力：在VGG-8网络和CIFAR-10数据集测试中，即便器件相对波动达20%、8层堆叠且每层性能衰减0.9倍，仍保持90%准确率（图15）。
基准测试：
- 超高密度：单层存储密度达30 MB/mm²，计算密度50 TOPS/mm²（表1）；
- 能效比：256 TOPS/W，优于同类基于RRAM或NOR Flash的CIM方案；
- 精度优势：局部计算单元（LCU）的数字化恢复使50%器件波动下的推理准确率较模拟域累积方案提升29%（图14）。
本研究通过三个核心突破奠定了CAA-IGZO 3D eDRAM存算一体的技术基础：
1. 首款实测垂直堆叠2T0C单元：为超高密度存储器提供了可扩展的工艺蓝图；
2. BEOL-FEOL协同设计：通过外围电路嵌入式布局，突破传统硅基CMOS的面积瓶颈；
3. 自适应校准体系：解决了多层堆叠的可靠性难题，支持未来32层以上的扩展。
科学价值上，该成果为后摩尔时代存算一体芯片提供了新范式；应用层面，其50 TOPS/mm²的算力密度可支持边缘端大规模神经网络部署。相较于IEDM 2022报道的45nm IGZO方案，本工作将单元面积进一步缩小67%，且首次实现校准功能集成（图17）。
研究团队公开了完整的器件工艺参数（图6）和SPICE模型，可供后续研究复现。资助信息显示，该工作获中国国家重点研发计划（2019YFA0706100）及中科院战略先导专项（XDB30030000）支持。