本文为单一原创研究论文，属于类型a。以下是为中国读者撰写的详细学术报告：

本研究由Taehoon Kim（三星电子，韩国华城）、Seungmin Woo（佐治亚理工学院，美国亚特兰大）、Muhannad S. Bakir（佐治亚理工学院，美国亚特兰大）以及Madison Manley（佐治亚理工学院，美国亚特兰大）共同完成。论文发表于2026年IEEE第76届电子元器件与技术会议（ECTC），DOI为10.1109/ectc51846.2026.00301。该研究聚焦于三维集成芯片中电源分配网络的稳态IR-drop（电压降）分析，系统比较了面对面（face-to-face, F2F）与面对背（face-to-back, F2B）两种堆叠架构在供电性能上的差异。

从学术背景看，人工智能与数据密集型工作负载的快速增长对芯片间互连带宽和寄生参数提出了更高要求。单片大尺寸芯片面临良率下降、掩模版尺寸限制和成本上升等问题，因此基于小芯片（chiplet）的异构集成成为重要趋势。其中，三维堆叠因能缩短互连长度、提供高带宽低延迟的芯片间通信而备受关注。然而，三维堆叠显著增加了供电难度：相较于二维设计，可用于电源分配网络（PDN）的布线资源更少，且为顶层芯片供电需要电流经过片上PDN、I/O接口以及硅通孔（TSV）等额外电阻路径。F2B和F2F是两种常见的基于TSV的堆叠架构，它们形成了不同的垂直供电路径，从而产生不同的稳态IR-drop特性与层间耦合行为。此前研究多采用抽象化模型或仅评估单一键合方式，缺乏使用相同设计实现和一致设计附属资料（collateral）对F2F与F2B的定量对比。本研究的目标正是填补这一空白，建立一个端到端的集成分析框架，在受控条件下系统比较两种架构，并提出降阶早期估算器以加速设计空间探索。

研究的工作流程包含三个主要环节。第一环节是集成式IR-drop分析框架的建立。该框架由三组输入参数化：顶层与底层芯片的PPA目标（目标频率、功耗、面积和IR-drop预算）、片上PDN设计参数（PDN金属和通孔密度）以及定义TSV、微凸点（micro-bump）和C4凸点间距与位置的3D I/O接口参数。框架首先执行早期稳态IR-drop估算以快速筛选候选配置；若不满足系统要求，则调整PDN密度或I/O间距与位置，并重新运行估算；一旦满足要求，则进入物理实现，之后对堆叠设计进行签核级多芯片稳态IR-drop分析。第二环节是物理设计与实现流程。研究以脉动阵列（systolic array）AI基准芯片的RTL为起点，使用ASAP7 PDK进行物理设计。为支持多芯片组装和一致的垂直连接，研究者创建了用于芯片间和封装接口（微凸点和C4凸点）的抽象I/O宏以及TSV宏。这些宏优先放置以施加3D组装约束，之后使用Cadence Genus进行物理感知综合，使用Cadence Innovus进行布局布线，生成每层的布线版图和层内PDN。阻抗参数基于ASAP7提供的BEOL电气参数，利用M1层作为标准单元供电轨，M3至M10层构建供电网格。几何参数包括：C4凸点直径70微米、间距200微米；微凸点直径10微米、间距25微米；TSV直径4微米、间距8微米、高度100微米。第三环节是签核级多芯片协同仿真。实现后的各层导入Ansys RedHawk-SC，通过垂直互连网络（微凸点、TSV、C4凸点）连接层间PDN，进行组合3D IC稳态IR-drop分析。F2B配置中，顶层芯片通过正面微凸点连接到底层芯片的背面再分布金属层，再经TSV阵列和堆叠通孔连接至底层正面PDN，底层芯片通过正面C4凸点连接封装。F2F配置中，顶层与底层的顶层金属PDN通过微凸点直接相连，而TSV位于底层芯片内，从金属1层穿过衬底连接至背面金属，再连至C4凸点。两种配置保持相同的TSV数量和间距，以隔离集成方式对电流共享和IR-drop分布的影响。

实验结果首先比较了匹配频率条件下两种架构的签核稳态IR-drop。顶层和底层均运行在1、1.5和2 GHz时，IR-drop随频率增加而增大。F2F相对于F2B的IR-drop更高：顶层最大IR-drop高出47.82%至49.91%，平均值高出55.50%至55.71%；底层差距更大，F2F的最大IR-drop比F2B高85.00%至146.18%，平均值高260.71%至261.01%。在2 GHz时，F2B的顶层最大IR-drop为42.22 mV，平均27.53 mV，而F2F分别为62.41 mV和42.86 mV；F2B底层最大IR-drop为24.98 mV，平均11.14 mV，F2F分别为61.51 mV和40.23 mV。层间不对称性也呈现明显差异：F2B中底层IR-drop远小于顶层（最大IR-drop最多小40.83%，平均值最多小59.5%），而F2F中两层IR-drop几乎相同（最大值相差0.45%至4.31%，平均值相差约6.1%）。在失配频率实验中，顶层固定于1.5 GHz，底层频率从1 GHz扫描至2 GHz。F2B中顶层IR-drop几乎不变（最大值从31.24 mV变为31.32 mV，平均值从20.84 mV变为20.91 mV，变化幅度均在0.35%以内），表明层间耦合弱。F2F中顶层最大IR-drop从41.67 mV增至50.73 mV（+21.7%），平均值从28.83 mV增至36.05 mV（+25.0%），表现出强层间耦合。IR-drop贡献分解进一步揭示了物理机制：在代表性案例中，F2B总IR-drop为18.72 mV，其中顶层正面PDN占61.5%，底层背面PDN+TSV占14.5%，底层正面PDN占22.8%，微凸点和C4贡献可忽略（分别为1.0%和0.2%）；F2F总IR-drop增至25.72 mV，底层正面PDN贡献升至35.5%，背面PDN+TSV贡献为20.3%，顶层正面PDN贡献为43.7%。这说明F2B中TSV电流主要为顶层供电服务，底层芯片通过自身C4连接的PDN直接供电，因此层间耦合弱、底层IR-drop小；而F2F中两层芯片共享同一TSV/背面/C4输送路径，TSV承担的电流为两层需求之和，导致垂直路径压降增加，层间IR-drop趋于一致且耦合增强。研究还实现并验证了降阶早期IR-drop估算器。该估算器基于文献[6]和[7]的建模方法，利用3D IC PDN连接关系和主要输送段的电阻参数预测每层M9的IR-drop。与签核结果对比，F2B顶层误差在0.16%以内；最坏情况相对误差为10.6%，所有条目的平均绝对误差约7.1%。该精度足以支持早期筛选与次优配置剔除。

研究结论指出，F2B架构在匹配频率条件下始终比F2F具有更低的IR-drop。在2 GHz时，F2B将顶层峰值IR-drop降低32%，底层峰值IR-drop降低59%，平均值分别降低36%和72%。在失配工作条件下，F2F表现出强烈的层间耦合：底层活动增加使顶层峰值压降上升21.7%，而F2B中对应变化不足0.35%。其根本原因在于F2B的底层芯片通过C4连接的PDN更直接供电，TSV主要用于向顶层供电；而F2F迫使两层芯片共同经过同一TSV/背面输送路径取电，增大了垂直路径电流和电压降。所提出的降阶估算器最坏情况误差为10.6%，能够在签核之前进行高效的早期筛选。本研究的意义体现在科学价值和应用价值两方面：科学上，通过受控实验定量揭示了集成方式对3D IC供电网络电流共享、有效输送路径和稳态电压降的影响机制，为理解TSV在供电路径中的角色提供了清晰的物理诠释；应用上，集成式工作流将早期探索、商用RTL-to-GDS实现和签核级多芯片协同仿真连接在单一回路中，使PDN参数与3D版图决策可实现协同优化，降低后期IR-drop违规导致的设计迭代成本。研究的亮点包括：首次在相同已实现AI基准芯片和一致设计附属资料下系统比较F2F与F2B供电性能；提出并验证了面向TSV基3D PDN的降阶稳态IR-drop估算器；通过IR-drop贡献分解揭示了共享垂直输送路径对层间耦合的放大效应。值得注意的是，研究中使用的ASAP7为开源PDK，而Cadence Genus、Cadence Innovus和Ansys RedHawk-SC为商用EDA工具，源代码可应要求提供。