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本研究的主要作者包括H. Bencherif、F. Pezzimenti、L. Dehimi和F. G. Della Corte。他们分别来自阿尔及利亚的Batna 2大学、意大利的Reggio Calabria地中海大学、阿尔及利亚的Biskra大学以及Batna 1大学。该研究于2020年10月13日在线发表在《Applied Physics A》期刊上，卷号为126，文章编号为854。
本研究的主要科学领域是电力电子器件，特别是基于4H-SiC（碳化硅）的MOSFET（金属氧化物半导体场效应晶体管）器件。随着MOSFET器件的尺寸不断缩小，氧化层厚度已接近电子隧穿极限，这导致器件结构中产生高漏电流。传统的SiO2（二氧化硅）作为栅极电介质虽然可以通过热氧化SiC生成，但其可靠性通常需要额外的氮化处理步骤以减少界面态密度，从而提升器件的导通电流能力。因此，研究高k（高介电常数）栅极电介质成为解决这一问题的关键。本研究的目的是在不同高温和载流子陷阱条件下，评估不同氧化物/4H-SiC界面的可靠性，并探讨高k电介质对4H-SiC MOSFET性能的影响。
研究流程主要包括以下几个步骤：
器件设计与模拟
研究采用商业化的2D TCAD（技术计算机辅助设计）模拟器对4H-SiC MOSFET进行精细网格划分，网格间距在沟道区域和氧化物/4H-SiC界面附近缩小至0.5 nm。模拟中考虑了多种物理模型，包括碰撞电离、不完全激活的掺杂、掺杂依赖的载流子迁移率和寿命、反型层中的散射机制导致的迁移率退化、Shockley-Read-Hall和Auger复合现象，以及4H-SiC带隙变窄效应。
栅极电介质选择与测试
研究选取了多种栅极电介质材料，包括SiO2、Si3N4、AlN、Al2O3、Y2O3和HfO2，并分别测试了它们在不同温度（300 K和423 K）下的电学特性。测试指标包括氧化层电场、栅极漏电流、沟道迁移率（µch）、导通电阻（Ron）、跨导（gm）、阈值电压（Vth）、阈值电压偏移（δVth）和亚阈值摆幅（SS）。
界面陷阱效应分析
研究进一步分析了界面陷阱对器件性能的影响，特别是沟道迁移率和阈值电压的退化。通过调整带尾陷阱密度（从10^12 cm^-2 eV^-1到10^14 cm^-2 eV^-1）和深能级陷阱密度（峰值密度为10^12 cm^-2 eV^-1），评估了不同栅极电介质对陷阱效应的免疫能力。
栅极堆叠结构优化
针对HfO2作为栅极电介质时的高漏电流问题，研究提出了一种栅极堆叠结构，即在HfO2/4H-SiC界面插入一层薄界面层（2 nm厚的SiO2或Al2O3）。通过模拟验证了这种结构在保持器件导通性能的同时，有效降低了栅极漏电流。
高k电介质的性能提升
研究结果表明，高k电介质显著提升了MOSFET的性能。特别是HfO2表现出最佳的界面陷阱免疫行为和阈值电压稳定性。然而，HfO2也带来了较高的栅极漏电流。
温度对器件性能的影响
随着温度升高，器件的饱和电流（Id）显著下降，导通电阻（Ron）增加。这是由于温度升高导致沟道迁移率下降以及载流子散射机制增强。
界面陷阱效应
高k电介质（如HfO2）在高陷阱密度下仍能保持较高的沟道迁移率，显示出对界面陷阱的较强免疫能力。此外，高k电介质的阈值电压偏移（δVth）也较小。
栅极堆叠结构的优化效果
通过在HfO2/4H-SiC界面插入2 nm厚的SiO2或Al2O3界面层，栅极漏电流降低了约4个数量级，同时保持了器件的导通性能。
本研究通过详细的模拟分析，验证了高k电介质在提升4H-SiC MOSFET性能方面的显著优势，特别是HfO2在界面陷阱免疫和阈值电压稳定性方面的表现。同时，研究提出的栅极堆叠结构有效解决了HfO2高漏电流的问题，为高性能电力电子器件的设计提供了重要参考。
重要发现
方法创新
研究对象的特殊性
本研究还提供了详细的物理模型和参数设置，为后续研究提供了可靠的参考。此外，研究结果与实验数据的良好吻合进一步验证了模拟分析的可信度。