本研究由Samuel K. Bartee、Will Gilbert、Kun Zuo、Kushal Das、Tuomo Tanttu、Chih Hwan Yang、Nard Dumoulin Stuyck、Sebastian J. Pauka、Rocky Y. Su、Wee Han Lim、Santiago Serrano、Christopher C. Escott、Fay E. Hudson、Kohei M. Itoh、Arne Laucht、Andrew S. Dzurak及David J. Reilly等人共同完成，主要研究机构包括悉尼大学（The University of Sydney）、新南威尔士大学（University of New South Wales）、Diraq公司、Emergence Quantum公司以及日本庆应义塾大学（Keio University）。该研究成果于2025年6月25日在线发表于《Nature》期刊第643卷，论文标题为《Spin-qubit control with a milli-kelvin CMOS chip》（利用毫开尔文CMOS芯片进行自旋量子比特控制）。
从学术背景来看，本研究处于半导体自旋量子比特与低温互补金属氧化物半导体（cryo-CMOS）控制电路交叉的前沿领域。自旋量子比特因其亚微米尺寸的占位面积而具有极大优势，理论上可在单一硅芯片上集成数百万个物理量子比特，以满足带纠错功能的实用量子算法需求。然而，每个物理量子比特需要多条控制线，这种极高的互连密度构成了规模化的根本障碍。为解决这一问题，研究者提出将控制系统与量子比特平台在毫开尔文温度下共同定位，并通过微型化互连进行布线。但紧密集成的控制电路产生的热量与串扰可能降低量子比特性能，尤其是对基于交换耦合的双量子比特纠缠门而言，这类门对电噪声极为敏感。本研究的目标即在于验证异质集成的cryo-CMOS电路在毫开尔文温度下控制硅金属氧化物半导体（MOS）型电子自旋量子比特的可行性，并系统评估其对单量子比特和双量子比特门性能的实际影响。
在实验工作流程方面，研究团队构建了一个由量子比特芯片和cryo-CMOS控制芯片组成的异质集成平台。量子比特器件采用同位素纯化的硅-28外延层制备，残余硅-29浓度为800 ppm，量子点由铝金属栅极在硅/二氧化硅界面处形成。两个量子点分别由 plunger gates（ plunger栅极）P1和P2控制，交换栅极J用于调制两点间的隧穿耦合，这是双量子比特操作的关键。射频单电子晶体管（RF-SET）借助约400 MHz的片外LC谐振器进行电荷态检测，近场微波天线则提供自旋共振控制所需的振荡磁场。cryo-CMOS控制芯片采用28 nm全耗尽绝缘体上硅（FDSOI）工艺制造，包含约100,000个晶体管，主要由串行外设接口（SPI）、有限状态机（FSM）以及32个模拟“电荷锁定快速栅极”（CLFG）电路模块组成。每个CLFG单元能够锁定静态电压偏置，并在两个电压电平之间产生快速脉冲。其工作原理为：外部源将栅极充电至保持电压Vhold，随后断开电荷锁定开关使栅极电容浮空，再通过切换该电容上极板电压在Vhigh与Vlow之间变化，从而在输出端产生幅度为δVpulse的脉冲。该机制此前已被证明可在约20 nW/MHz的功耗下产生100 mV的脉冲幅度。
实验中，单量子比特门测试首先以室温电子学控制建立基线。按照双自旋操控的标准协议，单态在（1,3）电荷构型中制备，随后施加J栅极脉冲将两个电子分离至各自量子点，再通过微波天线以各自独特的共振频率（磁场B0=0.5 T时fESR=13.9 GHz）独立寻址。通过自由感应衰减（FID）、Hahn回波及随机基准测试（randomized benchmarking）分别测量退相干时间和门保真度。结果显示，室温控制下随机基准测试保真度为99.33%±0.26%，而采用cryo-CMOS电荷锁定控制时保真度为99.26%±0.26%，仅有0.07%的微小下降。时间系综平均相干时间T2*的重复测量也表明，cryo-CMOS控制带来的影响很小，且与制冷机基础温度的轻微上升相关。
进一步，研究团队演示了一种利用全局微波场的替代控制方案，该方案仅需一个来自室温的连续波微波源，通过门电压调控自旋共振频率的直流斯塔克效应（DC Stark shift），使量子比特在脉冲持续时间内与全局场共振。实验测得J栅极对量子比特Q2产生的斯塔克位移约为每10 mV对应1 MHz，与cryo-CMOS产生的毫伏级脉冲良好匹配。通过改变脉冲长度，获得了相干拉比振荡，并测得Ramsey相干时间T2*为3.3(2) μs。
双量子比特逻辑门的测试采用解耦受控相位门（DCZ）作为最严格的电噪声与串扰检验手段。该门利用交换相互作用使目标量子比特绕z轴旋转，相位角ϕ=J(ϵ)texchange/ħ由J栅极脉冲的持续时间texchange控制。实验中，室温控制与cryo-CMOS控制下的相干交换振荡表现出相似行为，直接证实了毫开尔文CMOS控制双量子比特逻辑门的实用性。为了更全面地评估系统总噪声，研究者还移除了自旋回波脉冲，测量了与交换门相关的系综平均相干时间T2,cz*。结果显示，在最高时钟频率下T2,cz*约有20%的下降，这一下降可由制冷机温度的相应轻微升高解释，表明其主要来源于寄生加热而非额外电噪声。值得注意的是，即便所有32个CLFG单元均处于电荷锁定状态并镜像J栅极脉冲，也未观察到超出热噪声贡献的额外电噪声。
在结论部分，研究明确指出，异质集成的毫开尔文cryo-CMOS能够为自旋量子比特提供所需的伏特级偏置和毫伏级脉冲，其功耗密度足够低以支持规模化扩展。数字子系统构成的固定开销功耗为数十微瓦，每个CLFG模拟单元在产生100 mV脉冲时功耗约为20 nW/MHz，因此数千个单元可容纳于商用稀释制冷机约1 mW@100 mK的冷却预算内。尽管本研究中未采取专门的热管理措施，仅通过标准封装中的引线键合连接芯片，但由此产生的寄生加热对量子比特保真度的影响极小。更重要的是，研究揭示了异质集成相较于单片集成的显著优势：CMOS裸片处于数百毫开尔文的物理温度下，热噪声贡献被大幅抑制；芯片间互连具有较低带宽，能够滤除数吉赫兹以上的噪声；CLFG电路在电荷锁定模式下通过极小的耦合电容将CMOS与量子器件有效去耦。这些因素共同解释了为何包含100,000个晶体管、具有伏特级偏置和亚纳秒开关速度的CMOS芯片对电敏感量子比特的性能影响甚微。
本研究的核心价值在于首次系统性地回答了毫开尔文cryo-CMOS控制对自旋量子比特性能影响这一悬而未决的问题。研究不仅证明了cryo-CMOS能够高效执行自旋量子比特的通用逻辑操作，还表明其对单量子比特和双量子比特门性能的影响非常有限。这为基于“小芯片式”（chiplet-style）架构的可扩展量子比特控制开辟了道路。研究同时指出，通过采用独立的并行冷却路径将CMOS芯片与量子平面分离，有望进一步抑制寄生加热。此外，该控制架构还与其他类型的自旋量子比特（如仅使用方波电压脉冲的仅交换量子比特）天然兼容，并能与利用密集频率复用的射频读出方法配对，从而实现高度集成和可扩展的自旋量子比特平台。这些成果为缓解低温量子比特平台面临的互连瓶颈提供了切实可行的技术路径，并对未来大规模量子计算的控制系统设计具有重要的指导意义。