本文介绍了一项关于用于片上静电放电（Electrostatic Discharge, ESD）保护的碳化硅（Silicon Carbide, SiC）高压可控硅整流器（High-Voltage Silicon-Controlled Rectifier, HV-SCR）的研究。这项研究由Pengyu Lai, Hui Wang, Affan Abbasi, Sajib Roy, Arman Rashid, Alan Mantooth (Fellow, IEEE) 和 Zhong Chen (Member, IEEE) 完成，他们来自美国阿肯色大学电气工程系。该研究成果以题为“Area-Efficient Silicon Carbide SCR Device for On-Chip ESD Protection”的论文形式，发表在 IEEE Transactions on Electron Devices 期刊的2022年6月第69卷第6期上。
研究的学术背景 本研究的核心科学领域是宽禁带（Wide Bandgap, WBG）半导体器件，特别是碳化硅（SiC）集成电路（Integrated Circuits, ICs）的可靠性设计。随着电力电子、航空航天和汽车工业的发展，对能够在高温等恶劣环境下工作的半导体器件需求日益增长。与传统的硅（Si）基器件相比，SiC器件因其优异的材料特性（如更高的临界击穿电场、更高的热导率等）而更适合高温应用。近年来，多种SiC基IC（如数字逻辑门、模拟电路等）已被证明能在高达300°C甚至600°C的温度下工作。
然而，SiC IC的可靠性，特别是其对静电放电（ESD）的鲁棒性，尚未得到充分探索。ESD是导致集成电路失效的主要原因之一，超过三分之一的IC失效可归因于ESD事件。因此，为了提升SiC IC的可靠性，研究并设计片上ESD保护器件至关重要。对于片上ESD保护而言，面积效率高的结构是理想选择，因为它们可以降低芯片成本、减少寄生电容和直流泄漏电流。在众多器件中，可控硅整流器（SCR）因其高失效电流（It2）和低导通电阻（Ron）而被广泛用作高效的ESD保护解决方案。本研究旨在探索和开发一种基于SiC工艺的高压SCR器件，以提供一种面积效率高、ESD鲁棒性强的片上保护方案。
详细的研究流程 本研究的工作流程主要包括器件设计与制造、电学特性表征、仿真分析三个主要部分。
第一部分：器件设计与制造。 研究团队与德国弗劳恩霍夫集成系统和器件技术研究所（Fraunhofer IISB）合作，利用其4H-SiC双极-CMOS-DMOS（Bipolar-CMOS-Double diffused MOS, BCD）工艺来设计和制造两种器件结构。第一种是典型的SiC横向扩散金属氧化物半导体（Laterally Diffused Metal-Oxide Semiconductor, LDMOS）器件，作为对比基准。第二种是本研究提出的高压SCR（HV-SCR）器件。HV-SCR的设计思路是在标准SiC LDMOS结构的N阱（n-well）中，通过离子注入额外增加一个高掺杂的P+区域，从而形成一个P-N-P-N的SCR结构。在LDMOS中，P阱中的N+（源极）和P+（体接触）相连作为阴极，N阱中的N+（漏极）作为阳极。而在HV-SCR中，将LDMOS的P阱中的N+和P+短接作为阴极，将新注入的P+区域与N阱中原有的N+区域相连作为阳极。为了研究器件几何尺寸的影响，研究团队制备了具有不同沟道宽度（60和240微米）、栅极长度（3和5微米）和漂移区长度（4和6微米）的LDMOS器件，以及具有不同漂移区长度（7和11微米）的HV-SCR器件。
第二部分：电学特性表征。 这是本研究实验工作的核心，主要使用传输线脉冲（Transmission Line Pulse, TLP）测试系统来评估器件的ESD特性。TLP测试可以模拟ESD事件中的快速高电流脉冲，是评估ESD保护器件性能的标准方法。研究采用了两种不同阻抗的TLP系统进行测试：50欧姆和500欧姆。50欧姆TLP是常规测试，用于获取触发电压（Vt1）等参数。然而，对于高压器件，50欧姆TLP系统在器件触发后，其负载线斜率较陡，可能无法准确捕捉到维持电压（Vh）和失效电流（It2），因为脉冲源会限制触发后的电流和电压读数。因此，研究团队特别使用了500欧姆阻抗的TLP系统进行测试，其负载线斜率更平缓，能够在器件触发和回滞（snapback）过程中获得更多的数据点，从而更精确地测量Vh和It2。在测试中，器件的栅极通常接地。此外，为了研究栅极偏压（Vg）对HV-SCR性能的影响，还进行了在不同栅压下（0V， 5V， 15V）的500欧姆TLP测试。除了TLP测试，研究还对LDMOS器件进行了直流（DC）特性测试，包括击穿电压和转移特性曲线（Id-Vg），以获取其阈值电压等基础参数。
第三部分：仿真分析与机理研究。 为了深入理解SiC LDMOS和HV-SCR在ESD应力下的工作机理，研究团队使用了Synopsys公司的Sentaurus TCAD（Technology Computer-Aided Design）软件进行仿真。首先，利用工艺仿真模块（SProcess）根据实际工艺参数构建了器件的物理结构模型。然后，使用器件仿真模块（SDevice）进行基于瞬态的ESD仿真，以提取器件在触发点和触发后的电流密度分布。此外，为了分析HV-SCR的维持电压（Vh），研究还建立了一个包含寄生电阻和双极型晶体管的等效电路模型，并通过理论公式推导了Vh的表达式，其中涉及了寄生N-P-N和P-N-P双极型晶体管的电流增益、基极-发射极电压以及外延层和P阱的寄生电阻等参数。
主要研究结果 关于SiC LDMOS的结果： 直流测试显示，具有6微米漂移区长度的LDMOS器件的击穿电压约为175V，阈值电压约为5V。TLP测试表明，LDMOS的触发电压（Vt1）受漂移区长度影响明显：当漂移区长度从6微米减小到4微米时，Vt1从约224V降低到202V。这主要是因为较长的低掺杂漂移区引入了更大的串联电阻，需要更高的电压才能触发器件。然而，LDMOS器件在触发后几乎立即失效，未能观察到稳定的回滞区域。使用500欧姆TLP系统测得其失效电流（It2）极低，仅为0.2 mA/微米。这表明标准的SiC LDMOS结构本身并不是一个有效的ESD保护器件。
关于SiC HV-SCR的结果： 这是本研究的重点。TLP测试结果显示，HV-SCR展现出了优异的ESD性能。首先，其触发电压（Vt1）约为230V，且对漂移区长度的变化不敏感（从7微米增加到11微米，Vt1仅从228V微增至233V）。更重要的是，500欧姆TLP测试清晰地显示了HV-SCR强烈的回滞特性，其维持电压（Vh）约为48V，而失效电流（It2）高达2A（归一化为33 mA/微米）。这个It2值比LDMOS高了两个数量级以上，并且与已报道的类似硅基ESD保护器件（10-50 mA/微米）处于同一水平，证明了其强大的ESD鲁棒性和面积效率。对HV-SCR开启行为的波形分析显示，其开启时间（从电压峰值10%下降到Vh的时间）随漂移区长度增加而略有增加（从33纳秒增至42纳秒）。栅极偏压实验表明，Vg从0V增加到15V时，Vt1仅从约230V轻微下降到220V，Vh则基本不变。这说明栅极控制对这款HV-SCR的ESD特性影响有限。
仿真与机理分析结果： TCAD仿真结果清晰地揭示了两种器件工作机理的差异。对于HV-SCR，在触发时，ESD电流主要流经阳极P+、N阱、P阱到阴极N+的路径。触发后，电流通过寄生的横向N-P-N和纵向P-N-P双极晶体管两条路径泄放，避免了电流在局部区域聚集，从而能够承受更高的电流。而对于LDMOS，电流主要集中在器件表面的N阱和P阱交界处，导致严重的电流拥挤，使得器件在较低的ESD电流下就容易损坏。这从物理机理上解释了为何HV-SCR的It2远高于LDMOS。关于HV-SCR的高维持电压（~48V），理论分析指出，这主要源于SiC材料较高的本征载流子浓度导致的PN结较高内建电势（约2.7V，是硅的约4倍），以及P阱和P型外延层的寄生电阻比。通过代入从二次离子质谱（SIMS）分析中提取的掺杂浓度、迁移率和层厚度等参数，计算得出的Vh理论值约为51V，与实验测得的48V吻合良好。
研究的结论 本研究成功设计、制造并表征了一种基于4H-SiC BCD工艺的高压SCR（HV-SCR）器件，用于片上ESD保护。该器件通过在标准LDMOS的N阱中植入P+区域形成。实验结果表明，与SiC LDMOS相比，这种HV-SCR结构具有高得多的失效电流（33 mA/微米 vs. 0.2 mA/微米），展现了卓越的ESD鲁棒性和面积效率。其触发电压（~230V）适合高压应用，且对工艺尺寸变化不敏感，有利于设计的稳定性。维持电压约为48V，这主要由SiC材料特性和器件结构决定。TCAD仿真和理论分析阐明了其工作原理：HV-SCR通过双寄生晶体管路径均匀泄放ESD电流，避免了电流拥挤；而LDMOS则因表面电流集中而易于失效。栅极偏压对器件ESD特性影响较小，这与其高阈值电压和厚场氧结构有关。
研究的意义与价值 本研究具有重要的科学价值和应用价值。在科学层面，它首次深入探索和报告了SiC基HV-SCR器件的ESD特性，填补了宽禁带半导体ESD保护器件研究领域的一项空白。研究不仅提供了详细的实验数据，还通过TCAD仿真和理论建模深入揭示了其物理工作机制，特别是对维持电压的形成机制给出了定量解释，加深了对SiC SCR器件物理的理解。在应用层面，这项工作为开发用于高温、高压SiC集成电路的可靠、高效的片上ESD保护方案提供了一种可行的器件结构。所展示的高It2和面积效率特性，对于降低SiC IC的制造成本、提高其可靠性和市场竞争力具有直接的工程指导意义。
研究的亮点 本研究的亮点突出体现在以下几个方面：1. 创新性器件结构： 提出并实现了一种与SiC LDMOS工艺兼容的HV-SCR结构，巧妙利用现有工艺模块实现高性能ESD保护功能，具有很好的工艺集成性。2. 显著的性能提升： 实验证明该HV-SCR的ESD失效电流比同工艺的LDMOS高出两个数量级，达到了与成熟硅基ESD保护器件相当的水平，这是性能上的重大突破。3. 深入的综合分析： 研究采用了50欧姆和500欧姆两种TLP测试相结合的方法，准确获得了高压器件的关键参数（Vh， It2）。并结合TCAD仿真、等效电路模型和理论计算，对器件的触发、维持、失效机理以及栅控特性进行了多角度、深层次的剖析，使结论非常坚实。4. 对SiC特有现象的阐释： 研究明确指出了SiC HV-SCR维持电压较高的根本原因在于SiC材料较高的PN结内建电势，这有助于设计者理解SiC ESD器件与硅器件的本质差异。
其他有价值的内容 研究还对HV-SCR的开启时间进行了分析，指出其由延迟时间和上升时间组成，并通过计算得出延迟时间（寄生晶体管的基区渡越时间）较短，开启时间主要受器件结构和几何尺寸决定的上升时间主导。这为优化SCR的开启速度提供了方向。此外，文中提及的与Fraunhofer IISB合作的4H-SiC BCD工艺平台，也为其他研究者在该平台上进行器件设计提供了参考。