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该研究由MIT微系统技术实验室的Jianqiang Lin（IEEE学生会员）、Xin Zhao（IEEE学生会员）、Dimitri A. Antoniadis（IEEE终身会士）和Jesus A. del Alamo（IEEE会士）合作完成，发表于2014年4月的《IEEE Electron Device Letters》第35卷第4期。

学术背景
研究聚焦于III-V族半导体MOSFET（金属氧化物半导体场效应晶体管）的纳米级数字刻蚀（digital etch）技术开发。由于InGaAs等III-V材料具有优异的电子迁移率，被视为后硅时代CMOS器件的理想沟道材料。然而传统湿法刻蚀难以实现亚纳米级精度的异质结构刻蚀，制约了超薄体、纳米线等先进器件结构的实现。研究团队旨在开发一种可精确控制刻蚀深度、适用于InP/InGaAs/InAlAs多层结构的非选择性刻蚀技术，以满足深亚微米MOSFET制造需求。

研究方法与流程
研究包含三个关键实验阶段：
1. 数字刻蚀工艺开发
- 采用两步循环工艺：低功率O₂等离子体氧化（50-500秒）→稀释H₂SO₄（1:1）选择性去除氧化物（30秒）。通过原子力显微镜（AFM）证实该方法可使InP表面粗糙度保持在0.14 nm RMS以下。
- 创新性地提出刻蚀速率校准方法：利用H₂O₂:H₃PO₄溶液对InGaAs/InP的选择性刻蚀特性（>100:1），通过光学显微镜观察刻蚀终点（图1）。当InP阻挡层被穿透时，底层InGaAs会形成可见沟槽。
- 测得InP刻蚀速率饱和值为0.9 nm/周期（图2a），符合Lukeš氧化动力学模型：d=0.44·log(t-37) nm/dec。

1. MOSFET器件制备

   • 异质结构设计：n⁺-InGaAs帽层/复合n⁺-InP(3nm)/n⁺-InAlAs(3nm)/i-InP(3nm)沟道。
     
   • 采用5周期数字刻蚀（150秒O₂等离子体+30秒H₂SO₄）将i-InP减薄至∼1 nm，随后直接原子层沉积（ALD）2 nm HfO₂，实现等效氧化层厚度（EOT）0.8 nm。
     
   • 透射电镜（TEM）证实界面质量优异（图3），InP原生氧化物层厚度可控。

2. 器件性能表征

   • 制备栅长（Lg）60 nm自对准埋沟MOSFET，测得峰值跨导1.53 mS/μm（Vds=0.5V），亚阈值摆幅（subthreshold swing）89 mV/dec（Vds=0.05V），关态电流100 nA/μm时开态电流326 μA/μm（图4）。
     
   • 长沟道器件（Lg=20 μm）显示电子迁移率达4650 cm²/V·s（载流子浓度4×10¹² cm⁻²）。

核心发现与机理
1. 氧等离子体氧化的自限制特性：氧化层厚度达到临界值后，氧化剂扩散受阻，使刻蚀速率稳定在0.9 nm/周期（图2a）。
2. 表面终止控制：通过精确控制刻蚀周期数（n-1次），可确保残留InP厚度 nm，为高k介质沉积提供原子级平整界面。
3. 器件性能突破：亚1 nm EOT与InP界面钝化的协同作用，实现当时报道的60 nm栅长III-V MOSFET中第二高驱动电流（326 μA/μm）和最低亚阈值摆幅之一（89 mV/dec）。

研究价值
1. 科学价值：首次证实氧等离子体数字刻蚀对InP/InGaAs/InAlAs多层结构的普适性，建立亚纳米精度刻蚀控制理论模型。
2. 技术价值：为III-V族纳米线/鳍式晶体管等三维器件制造提供关键工艺基础，推动后摩尔时代CMOS技术发展。

创新亮点
1. 提出”氧化-剥离”循环次数与残留厚度的定量关系，突破传统刻蚀的材料选择性限制。
2. 开发原位界面质量控制技术，实现ALD高k介质与III-V材料的直接集成。
3. 器件性能指标（跨导、亚阈值摆幅）达到当时同尺寸器件的国际领先水平。

延伸价值
该方法后被拓展应用于自对准量子阱MOSFET制造（IEDM 2013），证明其工艺可扩展性。研究获得FCRP-MSD、Intel公司和NSF（奖号0939514）支持，凸显其产业转化潜力。