针对40纳米及以下技术节点的CMOSFET性能提升：一种基于SACVD的浅沟槽隔离改进退火工艺研究

一、 研究团队、发表期刊与时间

本研究的主要作者包括Yao-Tsung Huang、San-Lein Wu、Shoou-Jinn Chang、Chin-Kai Hung、Tzu-Juei Wang、Cheng-Wen Kuo、Cheng-Tung Huang以及Osbert Cheng。研究团队主要来自国立成功大学（National Cheng Kung University） 的微电子研究所、电气工程系、先进光电子技术中心以及微纳科技中心；合作单位包括正修科技大学（Cheng Shiu University） 的电子工程系、联华电子股份有限公司（United Microelectronics Corporation, Ltd.） 以及台湾积体电路制造公司（Taiwan Semiconductor Manufacturing Company）。这项研究成果以题为《Enhancement of CMOSFETs Performance by Utilizing SACVD-Based Shallow Trench Isolation for the 40-nm Node and Beyond》的论文形式，发表于IEEE Transactions on Nanotechnology 期刊，第10卷第3期，出版时间为2011年5月。

二、 学术背景与研究目标

本研究隶属于微电子学与纳米技术领域，具体聚焦于互补金属氧化物半导体场效应晶体管（CMOSFET） 制造工艺中的应变工程与隔离技术。随着半导体器件尺寸持续按摩尔定律（Moore’s Law） 微缩至40纳米节点及以下，提升器件性能面临巨大挑战。自90纳米技术节点以来，应变工程技术（如嵌入式硅锗和接触孔蚀刻停止层应力）被广泛用作性能助推器。然而，这些传统应变技术的效果随着器件尺寸（如多晶硅栅间距）的缩小而减弱。与此同时，传统高密度等离子体（High Density Plasma） 浅沟槽隔离（Shallow Trench Isolation， STI） 填充工艺会在器件有源区产生高水平的机械压应力，显著劣化了器件性能，特别是对NMOSFET（N型金属氧化物半导体场效应晶体管）而言，这抵消了应变技术带来的益处。

为应对这一问题，业界开发了亚常压化学气相沉积（Sub-Atmospheric Chemical Vapor Deposition， SACVD） 氧化物作为标准的浅沟槽填充工艺，以在高深宽比沟槽中实现良好的填充能力，并在45纳米节点降低STI引起的压应力。尽管如此，对于未来技术中具有更小隔离间距的先进器件结构，仍需进一步努力来降低STI应力。

因此，本研究旨在提出并验证一种基于SACVD氧化物的改进型STI致密化退火工艺，用于40纳米技术节点及更先进的CMOS器件。具体目标包括：1）降低STI工艺在有源区引入的压应力；2）评估该改进工艺对40纳米CMOS器件（特别是NMOSFET和PMOSFET）电学性能的影响；3）通过工艺模拟和结漏电特性，验证应力降低的效果；4）证明该工艺适用于有源区尺寸极小的高级技术节点。

三、 详细工作流程

本研究的工作流程可以概括为器件设计与制备、工艺表征、电学性能测试、工艺模拟验证以及可靠性评估等多个紧密关联的环节。

1. 器件结构与制备流程： 研究所用的CMOS器件采用最先进的40纳米应变硅技术制造。器件沟道方向选择为<100>晶向，因为相较于<110>沟道器件，此方向具有更高的本征空穴迁移率，并且对PMOSFET而言，其纵向和横向压阻系数非常小，这意味着应力对空穴迁移率的影响相对微弱。为了深入探究改进的STI致密化工艺对器件特性的影响，研究团队制备了具有不同栅宽（W） 和源/漏区长度（L~s/d~） 的NMOSFET和PMOSFET。 核心的工艺差异在于STI模块的致密化退火步骤。基本的SACVD基STI工艺流程如下：首先进行STI图形化和侧壁氧化，随后用SACVD氧化物填充沟槽。在此之后，研究采用了两种不同的致密化退火条件：标准（Standard）工艺 和 STI-B工艺。STI-B工艺的关键改进在于，其在致密化退火过程中使用的氧气（O₂）流量仅为标准工艺的一半。除了STI致密化步骤外，标准器件和STI-B器件的其余制造工艺流程完全相同。这种设计确保了任何观测到的性能差异都可归因于STI退火工艺的改变。通过透射电子显微镜（Transmission Electron Microscope， TEM） 图像（如图3所示）确认，对于小尺寸器件，STI-B工艺与标准工艺对有源区宽度没有产生明显影响，排除了工艺导致有源区尺寸变化的可能性。

2. 实验方法与分析流程： 研究通过一系列电学测试来评估器件性能。主要测量包括： * 转移特性（I~d~ - V~g~）：在40纳米栅长下，测量NMOS和PMOS器件的漏极电流随栅极电压的变化曲线，用于评估亚阈值摆幅、漏致势垒降低（Drain-Induced Barrier Lowering， DIBL） 和关态电流（I~off~） 等参数。 * 开态电流（I~on~）分析：系统性地测量不同L~s/d~和不同栅宽W下，40纳米NMOSFET的开态电流，并计算STI-B器件相对于标准器件的I~on~提升百分比（δI~on~）。 * 总电阻（R~tot~）分析：通过测量不同栅长下的总电阻（R~tot~ = R~channel~ + R~sd~），并绘制R~tot~与栅长的关系图。该图的斜率倒数反映了沟道载流子迁移率，从而可以区分电流提升是源于迁移率增强还是源/漏电阻变化。 * 输出特性（I~d~ - V~d~）：对于具有最小W和L~s/d~的极端尺寸器件，测量其漏极电流随漏极电压的变化，以展示在最苛刻条件下电流提升的最大效果。 * 工艺模拟：使用Synopsys Sentaurus 工艺模拟软件，对标准工艺和STI-B工艺下的STI诱导应力进行模拟。模拟分析了有源区（STI之间的间距）内的应力大小与间距的函数关系，从理论上验证STI-B工艺降低压应力的效果。 * 可靠性及质量评估： * 击穿电压测试：采用指状N型和P型有源结构（顶部覆盖多晶硅栅）来评估STI氧化物的质量。通过测量击穿电压，判断改进的退火工艺是否对STI氧化物可靠性造成不利影响。 * 结漏电测试：测量N⁺/P和P⁺/N结二极管在1.1V反向偏压下的结漏电流（Junction Leakage）。结漏电对机械应力敏感，应力会导致能带变窄，从而增加漏电。因此，结漏电水平可以作为STI诱导应力大小的间接验证指标。

四、 主要研究结果

研究结果全面且一致地证明了STI-B改进工艺在降低STI压应力、提升NMOSFET性能方面的有效性，同时不影响PMOSFET性能和器件可靠性。

1. 基础电学特性： I~d~ - V~g~特性曲线显示，无论是NMOSFET还是PMOSFET，STI-B器件与标准器件在DIBL、亚阈值摆幅和I~off~等方面均表现出相似的特性。这表明改进的致密化工艺没有引起显著的工艺变异或掺杂剂扩散，保证了工艺的稳定性。

2. NMOSFET性能显著提升： * 随源/漏长度（L~s/d~）缩放：如图5所示，STI-B工艺的NMOSFET获得了更高的I~on~，尤其是在L~s/d~较小的器件中。当L~s/d~缩小到0.5微米以下时，标准NMOSFET的I~on~急剧下降，而STI-B器件的I~on~受影响较小。因此，STI-B器件相对于标准器件的I~on~增益随L~s/d~减小而增加。在最小的L~s/d~（0.11微米）处，获得了最大6%的I~on~改善。 * 提升机制分析——迁移率增强：图6的总电阻-栅长曲线表明，STI-B器件的曲线斜率更小，这意味着其载流子迁移率更高。这直接证明了观察到的I~on~增加源于电子迁移率的提升，而迁移率提升可归因于STI-B工艺有效降低了STI引起的压应力。 * 随栅宽（W）缩放：如图7所示，当栅宽从10微米缩小到0.5微米时，两种器件的I~on~都因接触孔蚀刻停止层（Contact Etch Stop Layer， CESL） 诱导的沿宽度方向的张应力增加而有所提升。然而，STI-B器件的I~on~性能始终更优，这暗示了沿宽度方向的STI诱导压应力也得以降低。随着W缩小，降低STI应力带来的益处增加，在最窄的STI-B器件（W=0.14微米）中，发现了相对于标准器件最高3.7%的I~on~改善。 * 极端尺寸下的综合效果：如图8(a)所示，对于具有最窄W（0.14微米）和最小L~s/d~（0.11微米）的40纳米NMOSFET，由于STI-B工艺有效降低了STI诱导压应力，其驱动电流实现了显著的8%的提升。

3. PMOSFET性能保持不变： 如图8(b)所示，即使STI-B工艺降低了STI诱导压应力，40纳米PMOSFET的I~on~也未出现显著劣化。这主要归因于<100>沟道方向的PMOSFET具有非常小的压阻系数，使得空穴迁移率对压应力变化的敏感度较低。此外，降低沿宽度方向的STI压应力实际上对空穴迁移率有益，从而抵消了STI-B工艺可能带来的任何负面影响。

4. 工艺模拟验证应力降低： 如图9所示的Sentaurus工艺模拟结果清晰表明，使用STI-B工艺有效降低了有源区的压应力。更重要的是，模拟显示，随着STI间距（即有源区宽度）的减小，标准工艺下的机械应力比STI-B工艺下的应力增加得更快。这意味着，随着有源区尺寸按比例缩小，采用STI-B工艺降低应力的效果将越来越显著，从而证明该改进工艺非常适合40纳米及更先进技术节点中使用的小隔离间距。

5. 可靠性与结漏电验证： * STI氧化物质量：图10的击穿电压测试结果显示，两种指状有源结构在标准工艺和STI-B工艺下没有显著差异，表明STI-B工艺不会影响有源区栅氧边缘的可靠性。 * 结漏电作为应力间接证据：图11描绘的结漏电结果显示，采用STI-B工艺的N⁺/P和P⁺/N结二极管的漏电流均低于采用标准工艺的二极管。研究中未观察到异常的边缘结漏电。较低的结漏电可归因于较低的压应力导致的能带变窄（Energy Bandgap Narrowing） 效应减弱。这一发现进一步验证了STI-B工艺能够有效降低机械压应力。

五、 研究结论与价值

本研究成功提出并深入验证了一种用于40纳米技术SACVD基STI工艺的改进型致密化退火工艺。该工艺通过将退火过程中的氧气流量减半，有效降低了STI在器件有源区引入的压缩应力。

科学价值与应用价值： 1. 性能提升机制明确：研究清晰地揭示了STI-B工艺通过降低STI压应力来增强NMOSFET电子迁移率，从而提升其开态电流的内在物理机制。特别是发现了这种性能增益随器件关键尺寸（栅宽和源/漏长度）的缩小而加剧的规律，这对于先进制程极具指导意义。 2. 工艺兼容性与选择性增益：研究证实该工艺对PMOSFET性能没有负面影响，这得益于<100>沟道PMOSFET固有的小压阻系数特性。这意味着该工艺可以在不牺牲PMOS性能的前提下，选择性地提升NMOS性能，为CMOS技术优化提供了有力工具。 3. 适用于持续微缩：工艺模拟和实验结果共同表明，该工艺的益处随着器件有源区尺寸的缩小而更加突出，使其成为适用于当前（40纳米）及未来更小技术节点的理想解决方案。 4. 可靠性保障：研究通过击穿电压和结漏电测试，证明了该改进工艺不会损害STI氧化物质量或引入额外的可靠性问题，确保了其工业应用的可行性。

六、 研究亮点

1. 创新的工艺改进点：研究的核心创新点并非开发一个全新的STI填充材料，而是对现有的SACVD STI工艺中的一个关键步骤——致密化退火——进行了参数优化（减少O₂流量）。这种“微创新”以较低的工艺变动成本，换取了显著的性能收益，具有很高的工业实用价值。
2. 系统全面的验证方法：研究没有局限于电学性能测试，而是构建了一个多角度的验证体系：从器件电学性能（I~on~， R~tot~）直接体现收益，到工艺模拟（Sentaurus）从理论上解释应力降低，再到可靠性指标（击穿电压、结漏电）间接印证应力变化并确保可靠性。这种多层次、相互印证的研究方法使得结论非常坚实可靠。
3. 聚焦前沿技术节点：研究直接针对40纳米及以下这一当时及未来一段时间内的产业前沿技术节点，所探讨的小尺寸效应、应力相互作用等问题具有极强的现实意义和前瞻性。
4. 对尺寸缩放规律的深入揭示：研究不仅展示了工艺改进在特定尺寸下的效果，更深入分析了性能增益（δI~on~）与器件栅宽（W）、源/漏长度（L~s/d~）之间的缩放关系，明确了该技术在器件持续微缩道路上的应用潜力，这是其超越一般工艺优化报告的重要深度。

七、 其他有价值的内容

研究在讨论部分还提及了一些有趣的现象和辅助解释：例如，在L~s/d~从1.76微米缩小到0.5微米的过程中，两种NMOSFET的I~on~都略有增加。作者将其归因于更窄的硅化物线所产生的硅化物诱导张应力增加，这部分补偿了沿沟道方向的STI诱导压应力。这体现了在实际器件中，多种应力源（STI应力、CESL应力、硅化物应力）共同存在并相互作用的复杂性，而优秀的工艺优化正是在这种复杂的应力网络中寻求最佳平衡。本研究通过聚焦并成功优化STI这一重要应力源，为整体的器件应变工程做出了贡献。