二维材料系统集成实现的完整功能闪存芯片研究进展学术报告

作者及机构
本研究由Chunsen Liu、Yongbo Jiang、Boqian Shen等共同完成，主要作者来自复旦大学集成芯片与系统国家重点实验室（State Key Laboratory of Integrated Chips and Systems, Fudan University）及绍兴实验室（Shaoxin Laboratory）。研究成果发表于《Nature》期刊，在线发布时间为2025年。

学术背景
二维（2D）材料因其原子级厚度和独特的电子特性，被视为突破硅基技术极限的关键候选材料。尽管二维器件在单器件性能（如超快编程速度、低能耗）上已展现出优势，但如何将其集成至系统级芯片（如与成熟CMOS平台兼容）仍是重大挑战。本研究旨在通过“原子器件到芯片”（atom2chip）技术，实现二维闪存与CMOS逻辑电路的高效集成，验证二维电子学在系统级的可行性。

研究流程
1. 全栈式片上工艺开发（Full-stack On-chip Process）
- 平面集成：针对CMOS芯片表面粗糙度（RMS 1.35 nm）导致的二维材料应力问题，开发了“共形粘附工艺”（conformal adhesion process），通过渐进式转移和多步退火缓解界面随机应力，提升器件均匀性（良率达94.34%）。
- 三维架构：采用模块化设计，将二维闪存核心与CMOS电路分离，通过专用接口（2D-CMOS module interface）解决操作模式不兼容问题。
- 封装技术：设计二维友好型封装方案，包括区域特异性静电放电（ESD）保护、低温超声波键合（thermal budget Pa）和室温固化胶粘剂，避免二维材料在封装中受损。

1. 跨平台系统设计（Cross-platform System Design）
   
   • 电路设计：采用NOR架构抑制串扰（crosstalk），通过半选方案（half-selected scheme）将最大电压降限制在7 V，避免高电压击穿。
     
   • 兼容性验证：提取二维闪存模块的阻抗参数，设计隔离NMOS晶体管（isolated NMOS）以支持负压操作，并通过逻辑努力技术（logical effort）优化缓冲器驱动能力。
     
   • 功能仿真：对编程、擦除和读取模式进行全系统仿真，验证指令驱动操作（8位指令）、32位并行性和随机访问能力。
     

实验结果
- 器件性能：二维闪存单元编程速度达20 ns，能耗低至0.644 pJ/bit，耐久性超过10^4次，数据保持时间在54.8°C下可达10年。
- 系统集成：1 KB二维NOR闪存芯片与0.13 μm CMOS平台集成，测试显示93.55%的单元能准确实现棋盘格编程（checkerboard pattern），外围电路功耗为5.2–6.25 mW（与商用NOR闪存相当）。
- 创新工艺：共形粘附工艺使二维器件在粗糙CMOS表面均匀集成，TEM证实界面清洁无缺陷。

结论与价值
本研究通过atom2chip技术，首次实现了二维材料从器件概念到系统级芯片的完整转化，为二维电子学的产业化提供了关键技术路径。其科学价值在于：
1. 提出全栈式工艺框架，解决二维材料与CMOS集成的应力、兼容性和封装难题；
2. 开发跨平台设计方法论，为其他新兴器件与成熟平台的融合提供参考；
3. 展示二维闪存在速度与能效上的优势，为下一代非易失性存储器奠定基础。

研究亮点
- 高良率系统集成：94.34%的良率为二维电子学迄今最高纪录；
- 超低能耗：0.644 pJ/bit的编程能耗显著低于硅基闪存；
- 方法论创新：将器件不兼容性转化为接口设计问题，降低工艺调整成本。

其他价值
- 提出的模块化架构和阻抗匹配设计可扩展至其他二维器件（如传感器、逻辑电路）；
- 二维友好型封装方案对柔性电子和异质集成具有普适意义。

（注：专业术语如“conformal adhesion”“half-selected scheme”等在首次出现时保留英文原词，后文直接用中文表述。）