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面向多堆栈三维异构集成高带宽存储器（3D-HI-HBM）模块的电源分配网络设计与分析

作者与发表信息

本研究由韩国科学技术院（Korea Advanced Institute of Science and Technology，KAIST）的Jiwon Yoon、Haeseok Suh、Eunji Seo、Junghyun Lee、Hyunjun An、Youngsu Yoon、Chaemin Yang、Jaegeun Bae、Hyunseo Uhm及Joungho Kim等人共同完成。论文发表于2026年IEEE第76届电子元器件与技术会议（2026 IEEE 76th Electronic Components and Technology Conference，ECTC），DOI为10.1109/ectc51846.2026.00179。

研究背景

随着传统晶体管微缩技术逐渐逼近物理制造极限，半导体产业越来越多地转向三维异构集成以维持可扩展的性能提升。通过将多个独立芯片在单个封装内垂直堆叠，传统二维布局的物理限制被有效克服。特别是将处理器与存储器异构集成到统一模块中，并利用高密度硅通孔（Through-Silicon Via，TSV）实现互连，能够显著缩短互连长度，改善片外延迟并降低数据移动带来的能耗开销。高带宽存储器（High Bandwidth Memory，HBM）作为这一设计方向的关键使能技术，利用三维堆叠的存储结构与高密度TSV阵列实现带宽扩展。本文所研究的3D-HI-HBM模块将多核处理器芯片直接堆叠于HBM堆栈之上，并将多个此类模块集成于硅中介层（Silicon Interposer）上方。然而，这种结构给电源完整性（Power Integrity，PI）带来了严峻挑战。由于需要将稳定的电源通过三维垂直电源分配网络（Power Distribution Network，PDN）输送到高性能处理器芯片，垂直供电路径中的寄生电阻与寄生电感必须被系统性地考量。具体而言，直流IR压降、频率相关的阻抗尖峰以及紧密集成的多堆栈之间的电源开关噪声（Power Switching Noise，PSN）耦合等问题，是保证模块可靠运行所必须解决的关键PI问题。本研究的目标即是为3D-HI-HBM模块设计并评估一种三维分层PDN，通过单元等效电路建模方法分析其直流与交流特性，并探索TSV布局和中介层拓扑结构对电源完整性的影响。

研究设计与建模流程

本研究所设计的三维分层PDN结构包括封装基板、硅中介层、HBM基底芯片以及最顶层的处理器芯片中的电源/地（Power/Ground，P/G）平面，以及由中介层TSV、C4凸点、HBM TSV和微凸点组成的垂直互连结构。整个设计基于标准HBM的物理尺寸与制造工艺约束，逻辑VDD电源域标称电压为0.8 V。单个3D-HI-HBM模块覆盖整个HBM堆栈芯片面积，包含十个处理核心。为了向顶层处理器芯片供电，在原有HBM P/G TSV阵列之外并联设置了专用的P/G TSV，并通过HBM基底芯片层的横向PDN直接连接到处理器芯片。中介层金属层中嵌入了硅基NMOS去耦电容器（Decoupling Capacitor，Decap），用于抑制阻抗。由于全三维电磁仿真计算成本过高，本研究将PDN的各个组件划分为重复的单元结构，每个单元面积为50 μm × 50 μm，并采用频率相关的RLC等效电路模型进行表征。中介层P/G平面采用网格状结构，而HBM基底芯片和处理器芯片的片上P/G平面采用格栅状结构。垂直P/G TSV与凸点阵列则被建模为多个P/G对。提取的每单位长度参数基于已有等效建模研究成果。

研究的核心设计变量为P/G TSV的布局方案。基线设计（Design I）采用1,792个P/G TSV，布置在HBM核心芯片边缘区域，以减少与存储芯片的面积竞争。然而，这种布局会导致较高的IR压降，且TSV的寄生电感会抬高GHz频段以上的阻抗。为此，研究提出了两种改进设计：Design II在HBM核心通道之间增加576个P/G TSV，总数达到2,368个；Design III进一步在存储体（Bank）之间增加576个P/G TSV，总数达到2,944个。此外，中介层级别还设计了两种PDN拓扑结构：隔离型（非合并）基线设计与合并型设计。隔离型结构中，每个3D-HI-HBM堆栈在中介层上保持电气隔离；合并型结构则采用统一的中介层电源平面，允许多个处理器芯片共享相邻堆栈的去耦电容。

主要结果与分析

直流IR压降分析假设单个3D-HI-HBM堆栈的逻辑VDD域消耗18 A总电流，标称电压0.8 V。结果显示，基线Design I在芯片中心区域（距离TSV阵列最远处）出现了超过VDD 10%的显著压降，具体最差情况为112.96 mV（14.12%）。Design II通过在通道之间增加TSV，将中心区域压降改善至47.04 mV（5.88%）；Design III进一步利用存储体之间的TSV，将压降降至29.6 mV（3.70%），从而满足处理器芯片峰值性能对电压稳定性的要求。

频域阻抗分析表明，基线Design I在1 GHz以上表现出较高的阻抗，这是由芯片内部TSV组件的电阻和回路电感所主导。Design II与Design III由于增加了并联的P/G TSV路径，降低了总体电阻和回路电感，从而抑制了高频阻抗。在中介层拓扑方面，合并型PDN在MHz频段表现出比完全隔离设计更低的阻抗，这得益于共享的中介层去耦电容。然而，合并型设计也使PDN更容易受到来自相邻堆栈的噪声耦合影响。

时域电源开关噪声分析分别在110 MHz（中频）和1.1 GHz（高频）两个开关频率下进行。在1.1 GHz高频条件下，Design I的自感峰值PSN为83 mV（约VDD的10.3%），Design II降至68 mV，Design III进一步降至58 mV（约7.2%）。这一改进主要源于高频开关电流谐波成分所在频段阻抗的抑制。在110 MHz中频条件下，合并型中介层PDN表现出明显优势：Design III的自感噪声从非合并结构的25 mV抑制到合并结构的17 mV，降幅达32%。但合并型设计同时也引入了11 mV的转移噪声，当该转移噪声与自感噪声相位叠加时，总噪声水平与隔离型设计几乎相当。这表明共享电容与堆栈间隔离之间存在明确的设计折中。

综合结果表明，高密度P/G TSV布局能够同时降低直流IR压降和抑制高频PSN，而完全隔离的中介层拓扑结构能有效抑制堆栈间耦合。最优的电源完整性策略是将高密度TSV布局与隔离型中介层PDN相结合，以在保持直流和低频性能的同时避免中高频段的堆栈间噪声干扰。

结论与研究价值

本研究设计并评估了一种适用于多堆栈3D-HI-HBM模块的三维分层PDN，涵盖了从封装基板到处理器芯片的完整供电路径。通过直流IR压降分析、频域阻抗仿真和时域PSN仿真，研究验证了物理感知的P/G TSV布局优化能够将直流IR压降从超过VDD的10%降低至3.7%，并将峰值电压波动从超过10%抑制到约7%。此外，研究揭示了中介层共享电容与堆栈间噪声耦合之间的关键设计折中，合并型设计在降低自感噪声的同时引入了不可忽视的转移噪声。该工作为下一代多堆栈3D-HI-HBM架构中的电源完整性管理与协同优化提供了重要的设计依据。

研究亮点

本研究的亮点在于：第一，针对3D-HI-HBM这一新型集成架构，系统性地设计了覆盖全部垂直供电路径的分层PDN模型；第二，采用单元等效电路建模方法在保证精度的同时显著降低了计算成本，使大规模PDN的直流与交流联合分析成为可能；第三，明确揭示了TSV布局密度与位置对直流IR压降和高频PSN的双重改善作用；第四，定量评估了中介层合并与隔离拓扑对自感和转移噪声的影响，为工程实践中的拓扑选择提供了数据支持。

其他有价值的内容

研究还指出，中介层去耦电容在GHz频段的阻抗抑制能力有限，因此高频噪声的抑制主要依赖于TSV路径的电阻与电感优化，而非单纯增加去耦电容。这一结论对于后续3D-HI-HBM模块的电源设计具有指导意义。此外，研究所采用的单元建模方法可推广至其他具有周期性结构的三维集成PDN设计中。