学术研究报告：25 Gb/s 5.8 mW CMOS均衡器设计

作者与发表信息
本研究的作者为Jun Won Jung和Behzad Razavi（IEEE Fellow），两人均来自美国加州大学洛杉矶分校（UCLA）电气工程系。研究成果发表于2015年2月的《IEEE Journal of Solid-State Circuits》（第50卷第2期），论文标题为《A 25 Gb/s 5.8 mW CMOS Equalizer》。

学术背景
该研究属于高速有线通信（wireline communication）领域，聚焦于铜介质中数十Gb/s速率下的低功耗均衡器设计。随着高速串行链路对能效（目标为1 mW/Gb/s）的需求日益增长，传统均衡器在20-30 Gb/s范围内的功耗高达10-20 mW，成为系统瓶颈。本研究旨在通过创新架构降低功耗，同时补偿24 dB的通道损耗（channel loss），以满足高损耗环境下的信号完整性需求。

研究方法与流程
1. 架构设计
研究提出了一种混合均衡器架构，结合了连续时间线性均衡器（CTLE, Continuous-Time Linear Equalizer）和两抽头半速率/四速率判决反馈均衡器（DFE, Decision-Feedback Equalizer）。核心创新在于采用电荷导向技术（charge steering），通过离散时间操作和预充电节点降低功耗。具体流程如下：
- CTLE设计：采用单级结构，通过可编程退化电阻（programmable degeneration resistor）和1.5-nH电感扩展带宽至22 GHz，提供8 dB的增益提升（boost）。
- DFE优化：将传统电流积分（current integration）改为电荷导向逻辑，利用预充电电容替代负载电阻，减少静态功耗。DFE采用半速率（12.5 GHz）和四速率（6.25 GHz）时钟分频架构，通过时序优化避免竞争条件（race condition）。

1. 关键电路实现

   • 电荷导向锁存器（Charge-Steering Latch）：在预充电阶段将输出节点复位至电源电压（VDD），评估阶段通过差分对注入电荷，利用交叉耦合PMOS对（cross-coupled PMOS pair）增强增益。
     
   • 非线性效应分析：通过数学建模（公式4-5）量化非线性放大器对码间干扰（ISI）的影响，提出在DFE前加入增益级以提升信号幅度，同时控制非线性失真。
     

2. 实验验证

   • 测试平台：采用TSMC 45 nm CMOS工艺流片，芯片核心面积100 μm × 100 μm。测试中通过PCB板直接封装，使用25 Gb/s伪随机比特序列（PRBS）和12.5 GHz时钟输入。
     
   • 性能指标：在24 dB通道损耗下，测得输出眼图张开度为0.44单位间隔（UI），误码率（BER）低于10⁻¹²，总功耗5.8 mW（CTLE 2.4 mW，DFE 2.1 mW，分频器1.25 mW）。
     

主要结果
1. 功耗效率：在25 Gb/s速率下实现0.232 mW/Gb/s的能效，较同类设计提升4倍（如文献[3]的0.94 mW/Gb/s）。
2. 时序容限：通过电荷导向技术消除传统CML锁存器的建立时间（setup time），时序裕量达0.44 UI。
3. 非线性补偿：再生放大器（regenerative amplifier）将求和节点（summing junction）的信号幅度提升2倍，同时通过PMOS交叉耦合对稳定共模电平。

结论与价值
本研究通过电荷导向技术实现了高速、低功耗均衡器设计，其科学价值在于：
1. 架构创新：首次将DFE功耗降至低于CTLE，突破了传统设计范式。
2. 工程应用：为25 Gb/s以上铜介质通信（如数据中心互连）提供了可行的低功耗解决方案。
3. 方法论贡献：提出的非线性分析模型为高损耗通道下的均衡器设计提供了理论工具。

研究亮点
1. 电荷导向技术：通过预充电和离散时间操作显著降低动态功耗。
2. 混合速率DFE：半速率/四速率架构优化时序约束，避免竞争条件。
3. 工艺兼容性：全设计采用标准数字CMOS工艺，无特殊器件需求，利于产业化。

其他价值
- 文中提出的“眼图张开度与功耗综合指标”为均衡器性能评估提供了新维度。
- 测试中验证了电荷导向电路在纳米工艺下的抗漏电特性，支持技术 scalability。

（注：专业术语如“charge steering”首次出现时标注英文，后续直接使用中文译名。）