本文为单一原创研究（类型a），以下为报告内容。

面向移动SoC的FO-WLP封装中用于协同优化热与供电的顶侧硅电容器研究

一、作者、机构与发表信息

本文由三星电子株式会社（Samsung Electronics Co. Ltd.）的多位研究人员共同完成，主要作者包括Kyojin Hwang、Woobin Jung、Youngsang Cho、Jisoo Hwang、Heeseok Lee、Daehyun Kim以及Seung Wook Yoon。该研究发表于2026年IEEE第76届电子元件与技术会议（ECTC），DOI为10.1109/ECTC51846.2026.00118。研究团队同时感谢村田制作所（Murata Manufacturing）在硅电容器方面提供的支持。

二、研究背景与目的

随着现代智能手机日益向高性能和多功能方向发展，对高性能应用处理器（Application Processor，AP）和高容量存储器的需求持续增长。在高端AP市场，为了在有限尺寸内实现高性能，芯片制造普遍采用前沿工艺节点。然而，AP封装的轻薄化需求与有限的尺寸空间对热管理和电源分配网络（Power Delivery Network，PDN）带来了显著的技术挑战。具体而言，高性能AP在工作时产生的热量难以有效散发，同时由于电流快速波动引起的IR压降会导致系统不稳定和性能下降。现有封装技术在应对上述两个问题时往往顾此失彼。

针对这一困境，本文作者提出了一种创新性解决方案——顶侧硅电容器（Top-Side Silicon Capacitor，TSSC）。TSSC同时具备热路径阻挡层（Heat-Path-Block，HPB）和去耦电容器的双重功能，能够在单一结构中协同改善热性能和供电性能。该研究旨在验证TSSC在基于扇出型晶圆级封装（Fan-Out Wafer Level Package，FO-WLP）的封装叠层（Package-on-Package，PoP）结构中的有效性，通过热阻仿真和电源完整性（Power Integrity，PI）仿真，对比传统PoP结构与采用TSSC后的结构在热性能和供电性能方面的提升。

三、研究流程与方法

本研究的整体流程包括封装结构设计与制造工艺说明、TSSC的双功能机制阐述、热仿真验证以及系统级PI仿真验证。

在封装制造工艺方面，研究团队详细描述了包含TSSC的FO-WLP-PoP封装工艺流程。首先，在载板晶圆上形成前侧再分布层（Front-side Redistribution Layer，FRDL）和铜柱（Cu post）。随后，将AP裸片贴装到FRDL上。为了建立与TSSC的短路PDN连接，在AP内部制作了硅通孔（Through-Silicon Via，TSV）。接下来进行模塑和研磨工艺，环氧模塑料为封装内部提供机械保护。之后形成背侧再分布层（Back-side RDL，BRDL），用于实现顶部封装与底部封装之间的电气互连。最后，将底部封装从载板上分离并翻转，在底部焊球侧贴装底面电容器（Land Side Capacitor，LSC），再次翻转后堆叠DRAM和TSSC。

在热性能方面，TSSC的热路径阻挡功能基于硅基底的高热导率。传统FO-WLP-PoP结构中，AP中发热最严重的CPU和GPU区域被环氧模塑料包围，而模塑料的热导率低于1 W/mK，热量难以向上传导。在提出的新结构中，铜柱仅放置在封装的一侧，DRAM堆叠在铜柱一侧。关键的设计要点在于AP的版图规划必须使CPU和GPU等主要热点区域与TSSC在空间上重叠，从而确保TSSC能够有效地将热量从热点向上传递至封装顶部，再由手机的均热板等冷却机制带走。

在供电性能方面，TSSC作为去耦电容器的工作原理是通过在AP裸片的CPU区域中制作TSV，在需要与TSSC建立短路连接的位置实现直接电气连接。与传统的裸片侧电容器（Die Side Capacitor，DSC）、底面电容器（LSC）和嵌入式电容器相比，TSSC作为顶侧电容器（Top Side Capacitor，TSC）具有更短的电气路径，从而显著降低等效串联电感（Equivalent Series Inductance，ESL），提升PDN效率。

热仿真实验在模拟手机整机环境中进行，操作功率设定为4W，裸片厚度假设为50μm。仿真对比了两种封装结构：传统FO-WLP-PoP（无TSSC）和带有TSSC的FO-WLP-PoP。热阻通过公式Rth = (T₁ - T₂)/P计算，其中T₁和T₂分别为热点温度和参考面温度，P为热源功率。同时也统计了热量向封装顶部和底部传递的百分比。

系统级PI仿真则针对CPU大核在实际AP工作场景下的阻抗和电压降进行。仿真环境中包含了TSSC连接的3900个TSV，TSV的规格参数从实际建模数据中提取。仿真中使用了三种电容量不同但尺寸相同的硅电容器，分别命名为SC-500（500nF）、SC-1000（1μF）和SC-2000（2μF）。这些电容器的电容值可以通过在深沟槽电容器（Deep Trench Capacitor，DTC）中挖更深的沟槽或使用更高介电常数的介质材料来增大。在所有仿真案例中，LSC均采用SC-500，而TSSC的电容值则依次变化，以确认TSSC电容容量对PDN改善效果的影响。

四、主要研究结果

热仿真结果显示，在传统FO-WLP-PoP结构中，由于存储器覆盖AP封装整个顶部，约60%的热量向上散发。然而DRAM封装被热导率低于1 W/mK的模塑料包裹，导致热量传递效率低下。在采用TSSC的结构中，由于TSSC以热导率约100 W/mK的硅为基底，约68%的热量被传递到封装顶部。其中，通过TSSC传递的热量占总热量的64.8%。这一改进使得封装热阻降低了约30%，热点结温明显低于无TSSC的情况。从温度分布图的顶视图和侧视图均可观察到，采用TSSC的封装热点温度更低，热量扩散更均匀。这一结果验证了TSSC作为热路径阻挡层的有效性——通过将CPU和GPU热点区域与高导热硅基底在空间上对齐，热量得以更有效地从热点向上传递至手机冷却系统。

PI仿真结果表明，在阻抗方面，当LSC与TSSC同时施加时，相比仅施加LSC的情况，峰值阻抗显著降低。此外，TSSC的电容值越大，峰值阻抗降低的效果越明显。在电压降方面，电压降图同样显示出随着TSSC电容值增大而改善的趋势，电压降值得到了有效降低。具体而言，LSC（SC-500）与TSSC（SC-2000）组合的电压降最小，其次是LSC（SC-500）与TSSC（SC-1000）组合，而LSC（SC-500）与TSSC（SC-500）组合的改善幅度相对较小。这一趋势的逻辑关系在于，更大的去耦电容值能够更有效地抑制高频电流波动引起的阻抗峰值，从而更有效地稳定供电电压，降低IR压降。

热仿真和PI仿真的结果共同说明，TSSC所采用的硅基底材料同时具备高热导率和作为深沟槽电容器介质基底的能力，因此能够在同一结构中实现热性能与供电性能的协同优化。TSV的引入使得TSSC与AP内部CPU区域之间的电气路径极短，ESL极低，这是PDN性能改善的关键所在。同时，TSSC在空间上与AP热点区域的重叠是热性能改善的结构性基础。

五、研究结论与意义

本文提出了TSSC这一新型解决方案，能够同时改善传统AP封装中存在的热管理和PDN问题，并通过热仿真和PI仿真验证了其有效性。研究结果表明，采用TSSC后封装热阻降低约30%，峰值阻抗和电压降均得到显著改善，且改善效果随TSSC电容值的增大而增强。

从科学价值来看，该研究展示了一种在同一封装结构中协同优化热性能和供电性能的新思路，突破了传统方案中热管理与供电设计往往相互独立的局限。从应用价值来看，随着移动端侧人工智能（On-Device AI）、高性能计算（HPC）和AI加速器封装对性能需求的不断提升，以及背侧供电网络（Backside Power Delivery Network，BSPDN）和三维集成电路（3D Integrated Circuit，3DIC）等新技术的探索，TSSC技术有望成为未来先进封装中同时提升热性能和PDN性能的关键解决方案。

六、研究亮点

本研究的亮点主要体现在以下几个方面：首先，TSSC在同一结构中实现了热路径阻挡和去耦电容的双重功能，这是一种功能集成的新颖设计思路。其次，通过TSV在AP内部的CPU区域建立与TSSC的直接电气连接，实现了极低的ESL，这在移动SoC封装中具有创新性。再次，研究采用了真实的高端AP产品格式进行验证，使用了基于深沟槽电容器技术的实际硅电容器建模数据，确保了仿真结果的实际参考价值。最后，研究不仅验证了TSSC的有效性，还系统性地探讨了不同TSSC电容值对PDN改善效果的影响规律，为后续的优化设计提供了依据。