随着摩尔定律在先进制程节点面临物理与经济双重瓶颈，单片系统级芯片（System-on-Chip, SoC）的持续扩展变得愈发困难。光刻掩模版尺寸限制、大尺寸芯片良率急剧下降以及设计复杂度与功耗密度的攀升，共同推动了异构集成（heterogeneous integration）范式的兴起。该范式将系统功能划分至多个独立的小芯片（chiplet），并在单一封装内集成，从而显著提升制造良率、支持不同工艺节点的混合使用、缩短产品上市时间并降低成本。因此，异构集成处理器已成为现代工作站与多租户云平台中极具吸引力的解决方案。
然而，共享环境中的部署也扩大了硬件攻击面。传统单片处理器中的微架构侧信道攻击——如利用末级缓存（Last-Level Cache, LLC）、内存控制器及片上网络（Network-on-Chip, NoC）的时序变化——已被广泛研究并用于恢复加密密钥或推断机器学习模型。相比之下，异构集成处理器由于将计算物理隔离在不同芯粒上，通常被认为具备更强的硬件级隔离能力，因为各芯粒往往拥有私有的末级缓存，不存在全局共享缓存。本文首次系统性地挑战了这一假设，证明即便在无共享缓存的情况下，基于封装内网络（Network-in-Package, NiP）的共享互连与内存访问路径仍可被利用，产生跨芯粒的隐蔽信道与侧信道泄露。
本研究由Abir Akib与Ankur Srivastava（美国马里兰大学帕克分校电气与计算机工程系）以及Sanjay (Jay) Rekhi与Kostas Amberiadis（美国国家标准与技术研究院，NIST）合作完成。论文发表于2026年IEEE第76届电子元件与技术会议（ECTC），DOI为10.1109/ECTC51846.2026.00124。需要说明的是，文中观点、建议与结论不代表NIST或美国政府的官方立场。
研究针对部署于多租户云环境中的异构集成处理器，假设攻击者仅具备用户级执行权限，无法物理接触处理器封装、芯粒或通信接口。攻击者可从一个或多个计算芯粒（Core Chiplet, CC）发起内存请求并测量响应时间。系统采用基于环状拓扑的NiP互连，由八个计算芯粒、一个内存控制器（Memory Controller, MC）和一个输入输出接口组成。攻击者已知系统级架构参数，如芯粒数量、缓存管理策略及一致性协议，但不知道NiP的具体拓扑连接关系、路由协议以及路由器仲裁策略。
在目录式缓存一致性系统中，当某芯粒请求的内存块未被本地缓存层级命中时，请求被转发至位于内存控制器的目录。目录若发现该块被其他芯粒缓存，则告知请求芯粒源芯粒标识，随后请求芯粒直接向源芯粒发起缓存到缓存（cache-to-cache）传输。由于多个芯粒同时发起内存请求时会竞争NiP中的共享路由器输入缓冲区、物理链路以及内存控制器，因此引入可观测的时序变化。此外，不同芯粒与内存控制器之间的物理距离不同，导致基线内存访问延迟本身存在非均匀性。
本研究通过四个关键实验实现了对NiP的逆向重建，并在后续实验中验证了跨芯粒侧信道与隐蔽信道的可行性。
实验一中，攻击者控制某一芯粒单独发起不命中任何片上缓存的内存请求，强制请求由主内存服务，测量往返时间（Round-Trip Time, RTT）。由于无其他芯粒活动，所测延迟反映该芯粒与内存控制器之间的物理路径长度。表I结果显示，CC3与CC4的延迟最低（82个周期），而CC0与CC7的延迟最高（94个周期），建立了一个关于内存控制器物理位置的对称性推断依据。
实验二中，源芯粒预先将特定内存块缓存于本地，请求芯粒随后请求相同块。测量跨芯粒缓存到缓存事务的RTT，反映请求芯粒与源芯粒之间的相对距离。表II显示，CC1访问CC0与CC2的数据时具有相同的延迟（66个周期），且为最小值，表明CC0与CC2是CC1的直接邻居。类似地，所有相邻芯粒对均显示出对称的最小延迟，由此可推导出两个线性链：CC0–CC1–CC2–CC3和CC4–CC5–CC6–CC7。同时，CC2到CC0与CC7到CC0的延迟增量相同，CC3到CC4与CC3到CC1的延迟增量也相同，暗示CC0与CC7之间以及CC3与CC4之间存在中间路由器。结合实验一中CC3与CC4具有最低内存访问延迟的结果，可推断连接CC3与CC4的路由器直接连接内存控制器，而CC0与CC7之间的路由器连接输入输出接口。这完成了对环状拓扑的精确重建。
实验三中，源芯粒与请求芯粒持续交换数据以制造NiP拥塞，其余观察芯粒同时向内存控制器发出请求并测量RTT。通过分析哪些观察芯粒经历了延迟升高，可以推断数据流经的路由路径。图2显示，当CC4从CC2读取数据时，CC5、CC6与CC7均观测到延迟升高，说明数据沿CC2→CC3→MC→CC4路径传输，CC5、CC6与CC7共享了MC→CC4这一链路。相反，当CC1从CC2读取数据时，仅CC0观测到延迟升高，表明传输直接沿CC2→CC1进行。更值得注意的是，当CC2从CC6读取数据时，顺时针与逆时针路径长度相等，但CC7观测到延迟升高，证明在存在多条最短路径时，路由机制确定性地选择顺时针方向。这进一步确认了最短路径路由协议及其在等距情况下的方向偏好。
实验四中，两个芯粒以紧密间隔持续向内存控制器发出内存请求，同时记录请求发起时间与响应接收时间。图3展示了请求序列{CC3, CC4, CC4, CC3, CC4, CC3, CC3, CC4, CC3, CC4}对应的响应顺序为稳定的交替模式{CC3, CC4, CC3, CC4, CC3, CC4, CC3, CC4, CC3, CC4}。这种一致性交替表明NiP路由器采用轮询（round-robin）输出仲裁策略来调度竞争同一输出链路的数据包。
侧信道评估中，CC0被指定为攻击者，CC3为受害者。实验开始时使用clflush指令显式使所有共享内存块在缓存层级中失效。随后CC0保持空闲，CC3执行目标工作负载并访问共享内存块的某一子集，导致这些块被缓存于CC3本地。CC3执行完毕后，CC0对同一组共享内存块发出探测请求并测量RTT。若某块未被CC3访问，请求由主内存服务，延迟较高；若被访问，目录将该请求重定向至CC3进行缓存到缓存传输，延迟显著降低。图5显示在128个共享内存块中，CC3访问了23个块，CC0在相应块上观测到明显较低的RTT，从而精确恢复出受害者的内存访问模式。
隐蔽信道实验中，利用NiP重建获得的知识，攻击者选择CC0为发送方、CC3为接收方，因为二者的内存分组通信路径在物理链路MC→CC3以及连接内存控制器与CC3的路由器处交汇。发送逻辑“1”时，CC0在预定义时间间隔内持续生成内存流量；发送逻辑“0”时则保持空闲。接收方CC3周期性发出内存请求并测量自身RTT。由于CC0的流量造成共享链路与内存控制器的拥塞，CC3在“1”传输期间观测到显著升高的延迟。图6显示CC3成功恢复出传输的数据，证明了该隐蔽信道的实用性。
研究结果明确表明，异构集成处理器中基于NiP的共享封装内资源会引入可被软件级攻击者利用的时序泄露。通过四个精心设计的实验，攻击者无需任何物理访问即可完整重建NiP的环状拓扑、确定最短路径路由协议及其顺时针偏好、识别轮询仲裁策略。基于此，攻击者能进一步实现跨芯粒侧信道攻击，精确恢复受害者芯粒的内存访问模式，即使在无共享缓存且不使用内存去重的情况下，跨芯粒隐蔽通信依然可行。
更重要的是，该研究揭示了一个被普遍忽视的安全假设缺陷：物理分离的芯粒并不自动提供强安全隔离。共享的封装内互连与内存访问路径构成了新的攻击面，使得在单片处理器中已有的防御措施（如缓存分区、禁用内存去重等）在异构集成场景下不再充分。
本研究的首要亮点在于其首次系统性证实了异构集成处理器中存在跨芯粒时序泄露。不同于以往针对共享缓存或内存控制器的攻击，本研究提出的攻击不依赖于任何全局共享缓存，仅利用NiP互连本身的资源竞争，从根本上挑战了芯粒级物理隔离的安全性假设。
方法学上，研究通过组合使用Gem5（离散事件计算机架构模拟器）与Noxim（周期精确片上网络模拟器），实现了从芯粒级内存访问行为到NiP级互连通信的跨层级仿真分析。Noxim在本工作中被扩展以支持NiP通信建模，控制流量与数据流量通过分离的物理通道传输。这种联合仿真框架为未来异构集成处理器的安全评估提供了可复用的平台。
从应用价值看，研究指出任何现有缓解策略——物理隔离敏感芯粒、时分复用共享资源、随机化路由或仲裁——均无法在不引入显著性能或面积开销的情况下完全消除NiP时序泄露。这强调了未来芯粒级处理器需要安全感知的互连与系统级设计实践，在保持异构集成性能与可扩展性优势的同时，从根源上解决时序信息泄露问题。
本研究不仅为异构集成处理器的安全研究开辟了新方向，也为硬件设计者、云服务提供商以及安全架构师提供了关于未来多租户环境中硬件隔离局限性的重要警示。