本文介绍的研究论文《a parasitic extraction method of vlsi interconnects for pre-route timing analysis》由清华大学计算机科学与技术系的Weibing Gong、Wenjian Yu、Yongqiang Lü、Qiming Tang、Qiang Zhou和Yici Cai共同完成，并发表在IEEE的学术会议上。该研究专注于超大规模集成电路(VLSI)设计中的关键环节——寄生参数提取，特别是在物理设计流程中尚未进行实际布线的“布线前”(pre-route)阶段。
随着半导体工艺尺寸的持续缩小，互连线的寄生效应已成为影响VLSI电路性能的主导因素。在物理设计流程中，尽早进行精确的时序验证对高性能电路设计至关重要，这可以加速设计收敛并缩短产品上市时间。然而，传统的寄生参数提取方法主要针对布线后(post-route)阶段，而布线前阶段由于缺乏实际的布线拓扑信息，使得精确的寄生参数提取面临挑战。
现有的寄生参数提取方法主要分为两类：场求解器(Field Solver)算法和版图寄生参数提取(Layout Parasitic Extraction, LPE)方法。前者采用2D或3D数值算法模拟静电场，计算速度慢、容量低；后者则针对布线后的电路版图，使用模式库(pattern-library)方法进行全芯片电容提取。对布线前阶段的研究，在公开文献中鲜有提及。
因此，本研究提出了一种针对VLSI布线前阶段的互连寄生参数提取新方法，旨在解决这一关键空白。该方法利用标准单元的布局信息生成虚拟路线并估计拥塞情况，然后应用模式库方法提取互连寄生参数。
本研究提出的方法包含以下几个关键步骤：
虚拟布线生成：基于改进的Flute算法构建互连线的虚拟布线。Flute是一种快速查找表为基础的RSMT(rectilinear Steiner minimal tree，直角斯坦纳最小树)算法，改进版Flute能更快速灵活地处理高引脚数网络(net)。算法运行时复杂度为O(nlogn)，适用于小规模网络。
拥塞图生成：根据单元布局信息创建拥塞图(congestion map)，估计每个布线网格所需的布线轨道数，并提供网络间的耦合信息。采用二维网格覆盖整个芯片，计算每个网格单元的布线资源供给与需求。
寄生参数提取：
RC树生成与延迟计算：
该方法针对两种网络类型进行了区分处理： - 对于两引脚网络(two-terminal net)：采用半周长边界框方法生成虚拟布线 - 对于多引脚网络(multi-terminal net)：采用改进Flute算法生成Steiner树结构
实验部分使用0.18µm工艺的多个设计案例进行测试，包括ISCAS89基准电路和四个工业设计案例。研究结果显示：
计算效率：
精度验证：
关键性能指标：
时序分析应用：
本研究提出的布线前寄生参数提取方法具有以下重要价值：
科学价值：
工程应用价值：
创新亮点：
作者指出未来工作将集中在两个方面： 1. 完成整个电路的静态时序分析，对方法进行更全面验证 2. 研究等效电容方法，以提升单元延迟计算精度
该方法已获得中国国家重大科技专项(2008ZX01035-001-4)和清华大学信息国家实验室交叉学科基金的支持，显示出其重要的学术和应用价值。