本研究发表于 Nature Communications 期刊，出版日期为2025年。研究团队主要由中国科学院微电子研究所（State Key Lab of Fabrication Technologies for Integrated Circuits, Institute of Microelectronics, Chinese Academy of Sciences）和北京超弦存储器技术研究院（Beijing Superstring Academy of Memory Technology）的科学家领衔。第一作者及同等贡献作者为Fuxi Liao、Zhengyong Zhu和Zihan Li。通讯作者为Guanhua Yang、Chao Zhao、Arokia Nathan和Ling Li。
本研究的学术领域为半导体器件与集成电路制造，具体聚焦于动态随机存取存储器（Dynamic Random-Access Memory, DRAM）的三维（3D）高密度集成技术。随着人工智能（AI）、深度学习和大数据处理等技术的飞速发展，计算系统对存储器的容量、速度和能效提出了前所未有的高要求。传统DRAM基于单晶体管-单电容器（1T1C）结构，其电容器在先进工艺节点下难以继续微缩，并且不适用于后端工艺线（Back-End-of-Line, BEOL）低温集成，从而成为提高存储密度和实现近存计算（Near-Memory Computing）的瓶颈。为解决此问题，学术界和工业界探索了无需电容器的双晶体管零电容器（2T0C）DRAM架构，其中采用非晶氧化物半导体（如铟镓锌氧, IGZO）薄膜晶体管（Thin-Film Transistor, TFT）因其宽禁带、低缺陷密度、极低的关态电流以及能与BEOL低温工艺兼容的特性而成为理想候选。然而，要实现高密度三维集成，仍面临两大关键挑战：一是将写晶体管（Tw）和读晶体管（Tr）在垂直方向上堆叠时产生的横向失准问题，这会引入耦合效应并增大单元面积；二是复杂工艺流程带来的热循环（Thermal Cycling）问题，会导致阈值电压漂移和器件性能不稳定。本研究旨在开发一种创新的工艺和器件架构，以克服这些挑战，实现超高密度的三维DRAM集成。
本研究的工作流程核心围绕一种新颖的“自对准单步”（Self-Aligned and Single-Step, SASS）工艺来制造垂直双栅（Dual-Gate, DG）IGZO TFT，并以此构建4F²面积的2T0C存储单元。整个工作可细分为以下几个主要步骤：
第一，垂直双栅IGZO TFT的工艺开发与性能优化。 研究首先设计了垂直双栅IGZO TFT的制造流程。关键创新在于“原位臭氧氧化”（In-situ O₃ oxidation）工艺和SASS集成方案。具体流程如下：1) 在衬底上依次沉积多层电极（ITO用作源/漏/接地/存储节点，Ta用作字线）和二氧化硅隔离层；2) 使用单一掩模和一步干法刻蚀工艺，在这些多层堆叠中一次性刻蚀出圆形的垂直沟道区域，这确保了上下堆叠的Tw和Tr晶体管完美自对准，无横向失准；3) 将样品置于原子层沉积（Atomic Layer Deposition, ALD）腔室内，在250°C的臭氧（O₃）氛围中对Ta金属栅进行自氧化，形成高介电常数的Ta₂O₅栅极介质层。O₃的强氧化活性提升了Ta₂O₅薄膜的质量；4) 在同一ALD腔室内，不经暴露，原位依次沉积IGZO沟道层、HfO₂第二栅介质层和IZO第二栅电极层，然后进行图形化。这一“原位”过程极大减少了界面杂质，优化了接触质量。此外，研究还专门优化了接触金属，发现ITO相较于Mo或TiN能有效防止在后续热处理和ALD过程中被氧化，从而在ITO/IGZO界面形成更优良的欧姆接触，这对垂直短沟道器件至关重要。
第二，器件性能与可靠性评估。 对制备出的垂直双栅IGZO TFT进行了系统的电学特性表征。测试包括传输特性曲线（Ids-Vg）、输出特性曲线（Ids-Vds）、临界尺寸（Critical Dimension, CD，即沟道直径）缩放能力、正偏压温度不稳定性（Positive Bias Temperature Stability, PBTS）和负偏压温度不稳定性（Negative Bias Temperature Stability, NBTS）。研究人员制备了多个器件进行统计性分析，以评估工艺的一致性和器件性能的均匀性。
第三，4F² 双栅2T0C存储单元的制造与功能验证。 在优化TFT性能的基础上，采用SASS工艺实际制造了三维集成的4F² DG 2T0C DRAM单元。其工艺流程与制作独立TFT类似，但堆叠结构更复杂，包含了作为写晶体管栅极（WWL）、读晶体管栅极（RWL）、公共位线（BL）、接地（GND）和存储节点（SN）的多个ITO和Ta层。通过一步刻蚀形成贯穿所有层的垂直沟道，确保了上下晶体管的精准对准。制造完成后，对存储单元进行了完整的读写操作测试、数据保持时间（Retention Time）测试、写入速度测试以及多比特（Multi-Bit）操作测试。
第四，数据分析和性能对标。 实验数据通过半导体参数分析仪（Keysight B1500A）采集。研究人员从传输曲线中提取了阈值电压（Vth）、亚阈值摆幅（Subthreshold Swing, SS）和导通电流（Ion）等关键参数。保持时间通过监测存储节点电压（Vsn）随时间衰减（数据“1”）或上升（数据“0”）来定义。将本研究器件的性能（Ion, SS）与文献中报道的其他基于氧化物和二维材料的垂直TFT进行了对标比较。同时，也将本2T0C单元的关键指标（面积、保持时间、是否多比特操作等）与其他基于氧化物半导体的2T0C DRAM方案进行了对比。
本研究的主要结果如下：
在垂直双栅IGZO TFT性能优化方面，采用原位O₃氧化工艺制备的器件表现出优异的性能与均匀性。统计24个随机器件的结果显示，平均亚阈值摆幅低至68 ± 5 mV/dec，平均导通电流高达45 ± 5 μA/μm（Vds = 1 V，Vg = Vth+1 V），且阈值电压接近零。通过优化，最佳器件实现了63 mV/dec的超低亚阈值摆幅和50.3 μA/μm的超高导通电流。至关重要的是，器件展现出卓越的热稳定性：在85°C下施加±2 V的双栅偏压应力3600秒后，正偏压阈值电压漂移仅为87.7 mV，负偏压阈值电压漂移为-22.6 mV，均优于目前已报道的垂直沟道晶体管（VCT）。在器件微缩方面，研究证实了垂直双栅IGZO TFT具有良好的缩放潜力。当沟道直径（CD）从6微米缩小至100纳米时，器件的电流密度和亚阈值摆幅没有出现明显退化，这为制造极小尺寸的存储单元奠定了基础。
在4F² 双栅2T0C存储单元功能验证方面，研究取得了多项突破性成果。首先，成功实现了可靠的读写操作。该单元数据“1”的保持时间达到350秒，数据“0”的保持时间超过500秒，且读取电流比超过300倍。其次，单元表现出极快的写入速度，即使在50纳秒的写入脉冲宽度下，读取电流也未出现衰减，证实了其纳秒级的写入能力。第三，通过调控写入到位线（BL）的数据电压（Vdata），成功在一个存储单元内实现了4比特（16个状态）的多电平存储操作。这是通过利用IGZO晶体管阈值电压可精确调控的特性，将不同的模拟电压电平存储在存储节点上，并在读取时产生16个可明显区分的电流状态来实现的，从而在不增加物理面积的前提下，将存储密度理论提升了4倍。透射电子显微镜（TEM）和元素分布图（EDX mapping）清晰地展示了存储单元的横截面结构，上下晶体管完美对齐，各材料层分布均匀，直观证明了SASS工艺的有效性。
本研究的结论是，通过创新的自对准单步（SASS）工艺和原位臭氧氧化技术，成功研制出高性能、高热稳定性的垂直双栅IGZO薄膜晶体管，并基于此实现了三维集成的4F²面积双栅2T0C DRAM单元。该方案有效解决了三维集成中的失准和热循环挑战，单元面积仅为4F²，支持可靠的读写操作、长的数据保持时间，并首次在垂直2T0C单元中实现了4比特存储。这项研究为突破传统DRAM的密度瓶颈提供了一种极具前景的新方案，其BEOL兼容性使得将高密度DRAM直接三维集成在处理器（如CPU、GPU）上方成为可能，从而为实现高带宽、低延迟的近存计算，以支撑人工智能等存储密集型应用奠定了关键的器件与工艺基础。
本研究的亮点突出体现在以下几个方面：第一，工艺创新性强。 提出的“自对准单步”（SASS）工艺和“原位臭氧氧化”方法是核心创新，一举解决了三维堆叠的失准、热预算和界面质量问题。第二，器件性能卓越。 实现的垂直双栅IGZO TFT在亚阈值摆幅、导通电流和热稳定性方面均达到了国际领先水平。第三，存储单元密度高且功能丰富。 实现了迄今报道中最小的4F²单元面积，并首次在同一垂直2T0C单元中成功演示了4比特操作，显著提升了存储密度。第四，应用指向明确。 整个技术路径紧密围绕后端三维集成设计，为解决AI系统的“内存墙”问题提供了切实可行的器件级解决方案。
此外，研究还包含一些有价值的深入分析。例如，论文详细分析了影响2T0C单元保持时间的泄漏电流成分，包括写晶体管的关态电流和存储节点的栅极泄漏电流，并通过调节HfO₂厚度优化了保持特性。同时，研究也通过SPICE仿真初步探讨了在阵列操作中可能出现的行锤击（Row Hammer）和穿通门（Passing-Gate）等串扰效应，并提出了通过给未选中的字线施加足够负电位来抑制干扰的策略，证明了该架构在大规模阵列中的可行性。