这篇发表于 IEEE Electron Device Letters, vol. 30, no. 9, September 2009 的论文，由 Chih-Fang Huang (IEEE 会员), Cheng-Li Kan, Tian-Li Wu, Meng-Chia Lee, Yo-Zhu Liu, Kung-Yen Lee (IEEE 会员) 以及 Feng Zhao (IEEE 会员) 共同完成。主要的研究机构包括国立清华大学（台湾）电子工程研究所、国立中正大学（台湾）电机工程学系以及南卡罗来纳大学（美国）电机工程系。该研究报道了在半绝缘衬底上实现的高性能4H-碳化硅（4H-SiC）横向结型场效应晶体管，旨在提升功率集成电路的电压处理能力。以下是针对此项研究的详细介绍。
本研究的领域是宽禁带半导体功率电子器件，具体聚焦于碳化硅（SiC） 材料。碳化硅因其优越的材料特性，如高临界击穿电场和高热导率，被视为下一代功率器件的理想材料。与传统的硅（Si）器件相比，在相同的阻断电压下，SiC器件具有更低的导通电阻、更快的开关速度、更低的功耗以及更高的功率密度，这些优势使其在高压、高频、高温等苛刻环境中具有巨大的应用潜力。
先前的研究主要集中在垂直结构器件上，因为它们可以实现更高的电流密度。然而，在某些应用场景，特别是功率集成电路中，横向结构器件更具吸引力，因为它们便于在同一芯片上实现高压器件与低压控制电路的集成。尽管硅基功率集成电路已发展成熟并商业化数十年，但高压碳化硅横向器件在近年才开始受到关注。横向SiC MOSFET和JFET已展示出高达2700V的阻断电压和远超垂直硅器件理论极限的BV²/Ron（优值）。其中，横向JFET相较于横向MOSFET具有一个显著优势：它不存在栅氧化层质量问题以及反型沟道迁移率低的困扰，这避免了MOSFET中常见的可靠性挑战。
然而，此前报道的横向JFET大多依赖于在导电衬底上生长厚且轻掺杂的P型层，采用降低表面电场技术来支撑高压。这受限于当前SiC外延技术的能力。为了克服这一限制，本研究团队在先前的4H-SiC横向P-N二极管研究中，展示了采用半绝缘衬底结合相对较薄的电荷补偿型P-N堆叠层作为电压支撑区的优势，实现了3130V的击穿电压。基于这一成功的设计理念，本研究的目标是开发并表征一款性能更高的4H-SiC横向JFET，旨在实现比此前报道的同类器件（最高约1000V）更高的击穿电压，并评估其综合性能。
本研究的工作流程涵盖了器件设计、制造工艺和电学表征三个主要部分，具体步骤如下：
第一部分：器件设计与外延结构生长 1. 设计理念：研究采用了基于电荷补偿的设计原则来构建电压支撑区。核心思想是在半绝缘衬底上，通过精确控制N型与P型外延层的掺杂浓度与厚度，使其在高反向偏压下能够相互完全耗尽，从而形成一个高效、可控的耗尽区，以承受高压。这种方法避免了导电衬底中杂质的干扰，可以实现更精确的电荷平衡控制。 2. 外延生长：具体在偏轴4H-SiC、钒掺杂的半绝缘晶圆的Si面上，依次生长了N型和P型外延层。其标称参数分别为：N层掺杂浓度1.4 × 10¹⁷ cm⁻³，厚度0.5 μm；P层掺杂浓度6 × 10¹⁶ cm⁻³，厚度1 μm。这两层构成了器件的主体漂移区。
第二部分：器件制造工艺流程 器件的制造采用了标准的半导体平面工艺，结合了离子注入、干法刻蚀、高温退火等关键步骤，具体流程如下： 1. 离子注入形成P型区域：在650°C下，以等离子体增强化学气相沉积氧化物作为掩模，进行铝离子注入，以形成P⁺下沉区（P⁺ sinker）和P⁺栅极区。下沉区在注入前被刻蚀掉0.12 μm深度，以确保其能接触到下方的P型层。栅极区则覆盖了500 nm厚的氧化物掩模，预估结深为0.27 μm，从而在零栅偏压下形成了约0.19 μm宽的导电沟道。 2. 离子注入形成N型区域：在室温下进行氮离子注入，以形成源极和漏极的N⁺接触区域。 3. 高温激活：将晶片在1650°C的氩气气氛中退火30分钟，以激活所有注入的杂质离子，恢复晶格并形成所需的电学特性。 4. 隔离与钝化：采用反应离子刻蚀在器件周围形成1.9 μm深的隔离沟槽。随后，在1180°C的干燥气氛中热生长一层氧化层（6小时），以钝化器件表面，减少界面态。 5. 金属化：首先，使用缓冲氧化物刻蚀液选择性去除接触区域的氧化层。然后，通过热蒸发和剥离工艺，淀积100 nm镍/20 nm钛作为N型和P型区的欧姆接触金属。接着，在1100°C的真空中退火3分钟，形成良好的欧姆接触。最后，淀积500 nm厚的PECVD氧化物作为场氧化层，开窗后，使用铝/钛金属层形成栅极金属、压焊点和场板。器件的横截面示意图清晰地展示了其复杂的多层结构。
第三部分：电学特性测试与数据分析 所有器件均在晶圆上进行了探针测试。电学表征包括： 1. 导通特性测试：在正向偏置下，测量器件的输出特性曲线和转移特性曲线，以提取关键参数，如导通电阻、夹断电压和跨导。 2. 阻断特性测试：在反向偏置下，将样品浸入氟化液中测量器件的击穿电压，以评估其高压阻断能力。击穿被定义为漏电流急剧上升并导致器件灾难性失效的电压点。 3. 温度依赖性测试：测量器件在不同温度下的导通电阻，分析其温度系数，以了解主导电阻的物理机制。 4. 栅极漏电测试：测量栅-源/漏之间的漏电流，评估栅结的特性。 5. 陷阱效应观察：通过特定的偏置顺序，观察并记录由界面态和体陷阱引起的电流漂移现象。具体方法是先让器件在长时间无偏置下达到平衡态，测量其I-V曲线；然后立即进行连续测量，对比前后曲线的差异。
数据分析主要基于测量的电流-电压曲线和提取的参数。通过比较不同沟道长度和漂移区长度的器件参数，可以分解并量化总导通电阻中各组成部分（如沟道电阻、漂移区电阻等）的贡献。通过温度系数与已知的体电子迁移率温度依赖关系的对比，验证了主导电阻的物理来源。
研究取得了多项关键结果，具体数据及其逻辑关系如下：
第一，器件结构与基本电学特性。研究成功制造出了具有特定电荷补偿结构的4H-SiC横向JFET。一个具有代表性尺寸（栅长Lg = 9 μm，漂移区长度Ld = 100 μm，栅场板长度Lfpg = 10 μm，漏场板长度Lfpd = 25 μm）的器件展示了其基本性能。该器件表现出常开特性，其夹断电压约为-11V。在室温下，当栅源电压Vgs=2V、漏源电压Vds=1V时，测得该器件的比导通电阻为390 mΩ·cm²。这一结果为后续的性能分析奠定了基础。
第二，创纪录的高击穿电压。在反向偏压测试中，当对栅极施加-16.7V偏压时，该器件的漏极漏电流在达到击穿前一直保持在4×10⁻⁶ A以下的低水平。最终，器件在3510 V电压下发生灾难性击穿。根据论文作者所知，这是当时已报道的所有SiC横向开关器件中的最高击穿电压值，是此前最高纪录（约1000V）的三倍以上。这一结果直接验证了基于半绝缘衬底的电荷补偿设计在实现超高耐压方面的巨大成功和优越性。对不同Ld器件的测试表明，击穿电压随漂移区长度增加而增加，进一步证明了设计的有效性。
第三，导通电阻的分解与温度特性。通过对具有不同漂移区长度（Ld = 25, 50, 80, 100 μm）的器件进行对比，研究发现对于Ld=100 μm的器件，其总导通电阻中约有61% 来源于漂移区电阻。通过比较不同栅长（Lg=9 μm和15 μm）的器件，得出沟道电阻约占总电阻的18.6%。这一分解明确了器件性能优化的主要方向在于进一步降低漂移区电阻。此外，器件的导通电阻随温度升高而单调增加，从室温的390 mΩ·cm²升至125°C时的744 mΩ·cm²，遵循T²·²的关系。这与4H-SiC中体电子迁移率遵循的T⁻²·⁴关系相符，表明总电阻主要由沟道和N层中的电子漂移电流所主导，从而从物理机制上确认了器件工作的主体区域。
第四，器件优值。结合击穿电压（BV）和比导通电阻（Ron），计算得出该器件的BV²/Ron优值为32 MW/cm²。论文指出，这一数值在当时已报道的其他SiC横向器件中属于典型水平。这意味着该器件在实现超高耐压的同时，保持了良好的导通性能权衡，证明了其设计的综合竞争力。
第五，跨导与栅特性。在Vds=25V条件下测量的转移特性显示，器件的最大跨导为1.21 mS（在Vgs=2.5V时）。栅极漏电流在栅结开启（约Vgs=3V）之前一直保持在1×10⁻⁸ A以下的极低水平，表明栅控性能良好。
第六，观察到的陷阱效应及其影响。研究观察到了在4H-SiC MESFETs中常见的陷阱效应。如图4所示，当器件在长时间无偏置达到平衡态后测量其I-V曲线（实线），与紧接着立即再次测量的曲线（虚线）之间存在明显差异。这种电流漂移现象被归因于电子在SiO₂/SiC界面、P层中的缺陷以及衬底深能级中的俘获。被俘获的电子会耗尽沟道和轻掺杂N型层，从而在器件开启时降低其电导率。当电子从陷阱中释放，器件回到平衡态后，I-V曲线恢复原状。实验结果指出，在Vgs=0V时，漏电流的减小幅度很小（小于8%），这表明被俘获的电子密度远小于N层的掺杂剂量。然而，这种效应对电荷平衡和最终击穿电压的具体影响在当时尚不明确。论文提出，可以通过使用高纯度的半绝缘衬底和改进的钝化方案来缓解这一问题。
本研究首次成功在4H-SiC半绝缘衬底上制作并演示了高压横向JFET。其核心结论是，采用基于半绝缘衬底的电荷补偿型P-N层堆叠设计，能够有效实现远超传统方法的电压阻断能力。最佳器件达到了3510 V的击穿电压和390 mΩ·cm²的比导通电阻，对应的优值为32 MW/cm²。研究证实了该设计理念的可行性和巨大潜力，为实现高性能SiC功率集成电路中的高压横向器件提供了一条有效的技术路径。
其科学价值在于：1）创新性地将电荷补偿原理与半绝缘衬底相结合，用于横向JFET设计，突破了传统RESURF技术对外延层厚度和质量的限制。2）深入分析了器件的导通电阻构成及其温度依赖性，揭示了其物理机制。3）系统观察并分析了SiC基横向器件中存在的陷阱效应及其对动态特性的影响，为后续的可靠性研究和工艺改进指明了方向。
其应用价值在于：所展示的超高击穿电压和良好的综合性能，使得该器件非常适用于下一代高压功率集成电路，例如在智能电网、电动汽车、工业驱动等领域中需要将高压功率开关与低压控制电路单片集成的场景，有助于提升系统效率、功率密度和可靠性。
本研究具有以下几个突出亮点： 1. 创纪录的性能指标：实现了3510 V的击穿电压，这是当时所有SiC横向开关器件中的最高报道值，标志着该领域的一个重要突破。 2. 新颖的设计架构：摒弃了传统导电衬底上厚P型层的设计，采用了半绝缘衬底结合薄层电荷补偿的创新架构。这一设计不仅允许更精确地控制漂移区电荷，也简化了工艺要求，展现了卓越的电压处理能力。 3. 深入全面的性能分析：研究不仅报告了关键的静态参数（BV, Ron），还系统分析了导通电阻的来源（61%来自漂移区）、温度特性（T²·²关系）、跨导以及栅特性，并首次在横向JFET中详细观察和讨论了陷阱效应引起的电流漂移现象，为理解和优化器件动态特性提供了宝贵的数据和见解。 4. 明确的工艺路径：论文详细描述了从外延生长到金属化的完整制造工艺流程，包括具体的工艺参数（如注入剂量、能量、退火温度时间等），具有很高的可重复性和参考价值。
论文在“致谢”部分提到，作者感谢国立清华大学奈米科技、材料科学与微系统研究中心以及国家奈米元件实验室在器件制造方面提供的协助。这表明该研究得到了台湾地区顶尖的微纳加工平台的支持，保证了工艺的实现水平。参考文献部分引用了大量关于SiC横向MOSFET、JFET、二极管以及材料特性、陷阱效应的重要前期工作，清晰地展示了本研究的学术传承与定位，也为感兴趣的读者提供了进一步深入研究的线索。