本研究报告主要介绍了一项关于高性能二硫化钼晶体管的前沿研究成果。该研究由Najam U Sakib（宾夕法尼亚州立大学工程科学与力学系）、Chen Chen（宾夕法尼亚州立大学2D晶体联盟材料创新平台）、Lei Ding、Yang Yang、Joan M. Redwing（同时任职于材料科学与工程系和电气工程系）以及Saptarshi Das（同时任职于工程科学与力学系、材料科学与工程系和电气工程系）共同完成。该研究以题为“High-performance molybdenum disulfide transistors with channel and contact lengths below 35 nm”的论文形式，发表于《Nature Electronics》期刊2025年12月刊（第8卷，第1201–1210页），已于2025年12月17日在线发表。
研究背景
该研究处于半导体器件物理与材料科学的交叉领域。随着集成电路技术节点的不断推进，传统硅基晶体管在尺寸微缩方面正逼近物理极限。当硅通道厚度减薄至3纳米以下时，界面散射加剧将导致载流子迁移率显著下降，性能严重退化。因此，寻找能够替代硅的下一代沟道材料成为学术界和产业界的关键任务。二维半导体材料，特别是二硫化钼，因其原子级薄的厚度和优异的电学特性，被视为延续摩尔定律最具潜力的候选者之一。
尽管二维场效应晶体管在实验室环境中已展现出诸如高达~1.2 mA/µm的开态电流等令人瞩目的单项性能指标，但在向实用化集成电路迈进的道路上仍面临一系列严峻挑战：首先，许多高性能器件存在阈值电压为负值的问题，导致在零栅压下关态电流过高，静态功耗巨大，无法满足电路应用需求。其次，随着器件尺寸按比例缩小，接触电阻急剧增加，成为限制性能的主要瓶颈。第三，大多数研究集中于单层材料，对于可能提供更佳电学接触和静电控制能力的少层（2-3层）材料探索不足。最后，许多高性能演示依赖于化学气相沉积法生长的材料，而该研究团队认为，金属有机化学气相沉积法（Metal–Organic Chemical Vapour Deposition， MOCVD）因其与现有半导体工业生产线的高度兼容性，更具规模化生产前景。因此，本研究旨在解决上述核心挑战：利用工业兼容的MOCVD技术制备晶圆级二硫化钼材料，并在此基础上有系统地研究通道长度和接触长度按比例缩小的晶体管性能，特别是比较单层、双层和三层的差异，最终实现高性能、低功耗且可扩展的二维晶体管。
研究流程
本研究流程严谨，主要分为几个关键步骤：材料生长与表征、器件结构设计与制造、电学性能表征与参数提取、短沟道效应分析、以及与现有研究的全面对标。
第一步：MOCVD生长与材料表征。 研究团队使用一台定制化的MOCVD系统，在2英寸c面蓝宝石衬底上生长高质量的单层二硫化钼薄膜。反应前驱体为六羰基钼和硫化氢，生长温度为950°C。为确保材料质量，生长前对衬底进行了预退火处理，生长过程在单一工艺步骤中完成。随后，通过聚甲基丙烯酸甲酯辅助的湿法转移技术，将单层二硫化钼依次堆叠转移到带有预制局域背栅的衬底上，从而构建出双层和三层二硫化钼样品。材料的层数和质量通过拉曼光谱和光致发光光谱进行严格表征。拉曼光谱中E2g和A1g峰之间的间距对于单层、双层和三层薄膜分别约为19 cm⁻¹、21 cm⁻¹和23 cm⁻¹，与理论预期值（括号内）17-19 cm⁻¹、20-22 cm⁻¹和22-23 cm⁻¹吻合良好，证实了堆叠薄膜的层数符合预期。光致发光光谱显示，随着层数增加，发光强度显著降低，这与二硫化钼从单层的直接带隙材料转变为少层的间接带隙材料的特性一致。原子力显微镜测量表明，单层、双层和三层二硫化钼的表面均方根粗糙度分别为1 nm、2.2 nm和2.8 nm。
第二步：高性能二硫化钼FET的制造。 器件制造始于局域背栅的制备。在硅/二氧化硅衬底上，通过电子束光刻和电子束蒸发沉积Ti/Au/Ti金属叠层形成栅电极。随后，利用热原子层沉积技术，在其上沉积一层10纳米厚的二氧化铪作为栅介质。研究团队测得该二氧化铪薄膜的介电常数约为17.4，等效氧化层厚度（EOT）仅为2.3纳米，这有助于增强栅极静电控制。在沉积栅介质前，对背栅金属进行氧等离子体处理，将顶层Ti转化为氧化钛，以改善界面质量、降低栅漏电。然后，将前述转移好的二硫化钼薄膜置于这些预制好的背栅结构之上。最后，再次使用电子束光刻定义源/漏接触区域，并通过电子束蒸发沉积金作为接触金属。金被选作接触材料是因为其能与二硫化钼形成清洁的范德华界面。尽管锑接触在理论上具有接近量子极限的更低的接触电阻值，但研究团队在使用MOCVD生长的材料和现有沉积条件下未能复现类似结果，因此最终选择了性能更优且更稳定的金接触。通过这一套工艺，研究团队成功制造了通道长度从35纳米到1000纳米、接触长度从30纳米到500纳米不等的晶体管阵列，涵盖了单层、双层和三层二硫化钼三种沟道厚度。
第三步：电学性能表征与参数提取。 所有制造完成的器件均在室温大气环境下使用半导体参数分析仪进行电学测试。研究团队系统性地测量了不同沟道长度、不同接触长度、不同层数器件的转移特性和输出特性曲线。从这些曲线中，他们提取了一系列关键性能参数，包括开态电流、关态电流、阈值电压、亚阈值摆幅和开关比。特别地，他们对接触电阻进行了深入分析。通过测量不同沟道长度器件的总电阻，并外推至零沟道长度，得到了接触电阻值。此外，他们利用电流传输模型和公式 R_c = √(ρ_c * R_sh-c) * coth(L_c / L_t) （其中ρ_c是比接触电阻率，R_sh-c是接触下方沟道区域的薄层电阻，L_t是传输长度）来拟合实验数据，从而提取出传输长度L_t、比接触电阻率ρ_c等关键参数。这套数据提取和分析方法严谨且标准化，确保了结果的可靠性。
主要结果
本研究取得了多项突破性的结果，系统性地回答了研究背景中提出的关键问题。
1. 器件综合性能达到优异平衡。 对于沟道长度35纳米、接触长度500纳米的最佳性能器件，在漏源电压1V、栅过驱动电压2.8V的条件下，单层、双层和三层二硫化钼FET分别实现了228 µA/µm、235 µA/µm和295 µA/µm的开态电流。尤为重要的是，所有器件均实现了正的阈值电压（增强型工作模式），并且在零栅压下的关态电流低于1 pA/µm，开关比超过10^8。这解决了此前许多高性能二维晶体管因负阈值电压导致静态功耗过高的核心难题。亚阈值摆幅最低可达115-132 mV/decade（每十倍电流变化所需的栅压变化），接近理想值。当栅过驱动电压提高到8V时，开态电流可进一步提升至约500 µA/µm。
2. 接触按比例缩小的挑战与少层材料的优势。 当接触长度从500纳米大幅缩小到30纳米时，晶体管的性能不可避免地出现退化。但对于不同层数的沟道，退化的程度截然不同。对于35纳米沟道长度的器件，接触长度缩小后，单层、双层和三层器件的开态电流分别下降了52%、35%和22%。三层器件显示出对接触缩放最强的抵抗力。这一现象的根源在于“传输长度”。分析表明，单层、双层和三层二硫化钼FET的传输长度分别约为48纳米、26纳米和20纳米（拟合值）。传输长度越短，意味着电流从金属接触注入半导体沟道的有效距离越短，因此允许更激进的接触长度缩小而不引起接触电阻的剧烈增加。三层器件在接触长度30纳米时，接触电阻仅为0.93 kΩ·µm。物理机制上，少层二硫化钼具有更小的带隙（~1.2 eV对比单层的~1.8 eV），这导致其与金属接触形成的肖特基势垒高度更低，从而比接触电阻率ρ_c更小。实验测得单层、双层和三层器件的比接触电阻率分别为~6.65×10⁻⁷ Ω·cm²、~3.8×10⁻⁷ Ω·cm²和~3×10⁻⁷ Ω·cm²，清晰地验证了这一机制。
3. 全面的统计分析与短沟道效应评估。 为了证明方法的可靠性和可重复性，研究团队对约1000个按比例缩小的器件进行了统计分析。他们深入研究了短沟道效应，包括漏致势垒降低、阈值电压滚降和亚阈值摆幅退化。结果表明，得益于超薄的高κ栅介质（EOT=2.3 nm）和原子级薄的沟道，即使在35纳米沟道长度下，DIBL的中位值也仅为25 mV/V（单层），远优于英特尔近期报道的类似尺寸硅器件的115 mV/V。阈值电压在所有尺寸和层数的器件中均保持正值，尽管随着沟道长度缩短出现预期的滚降现象。亚阈值摆幅随沟道长度减小而退化，表明界面陷阱态的影响仍然存在，为进一步优化指明了方向。统计分析还显示，对于35纳米沟道长度的单层器件，阈值电压的标准偏差为82 mV，将其缩放到等效氧化层厚度1纳米后，其阈值电压变化系数为32 mV，虽然仍高于硅基器件的13 mV，但已展现出可控的均匀性。
4. 与现有研究的对比凸显综合优势。 研究团队将他们的“冠军”器件与当前文献中报道的最佳性能器件进行了多维度的对标。他们指出，许多研究只追求单一的高开态电流指标，往往牺牲了关态性能或需要极高的栅过驱动电压。例如，某些采用锑或铋接触的器件虽然报告了~1.2 mA/µm或~800 µA/µm的高电流，但要么具有负的阈值电压导致巨大关态电流，要么需要高达15-30V的栅过驱动电压，不适用于低功耗电路。相比之下，本研究的工作在开态电流（>200 µA/µm @ V_ov=2.8V）、关态电流（<10 pA/µm）、正阈值电压和适中的亚阈值摆幅之间实现了最佳平衡，其综合性能指标落在了多个对标图表的“理想区域”内。
结论
本研究成功地利用工业兼容的金属有机化学气相沉积技术，制备并系统研究了通道长度和接触长度均缩小至35纳米和30纳米以下的高性能二硫化钼晶体管。通过集成超薄高κ栅介质，并对比研究单层、双层和三层沟道，该工作为晶体管微缩中的关键挑战提供了重要解决方案。核心结论是：在接触长度按比例缩小时，三层二硫化钼晶体管凭借更短的传输长度和更低的肖特基势垒高度，展现出比单层器件更优的性能和更强的尺寸缩放耐受性。最佳的三层器件在35纳米沟长、30纳米接触长度下，实现了230 µA/µm（V_ov=2.8V）和460 µA/µm（V_ov=8V）的开态电流，同时保持了低于10 pA/µm的极低关态电流。基于约1000个器件的大规模统计验证了该方法的可重复性和可靠性。
研究意义与价值
这项研究具有重要的科学价值和应用前景。其科学价值在于，首次系统性地在纳米尺度上实验验证了少层（特别是三层）二硫化钼在接触工程和短沟道控制方面相对于单层的优势，深化了对二维材料晶体管中载流子注入和静电控制物理机制的理解。在应用价值上，该研究证明了一种与现有半导体工业产线更兼容的材料生长（MOCVD）和器件制造方案，能够同步实现高性能和低功耗，并且真正实现了沟道与接触的协同微缩，为将二维材料晶体管集成到未来高密度、低功耗集成电路中提供了一条切实可行的技术路径。这项工作标志着向确立二维材料作为先进技术节点硅的可行替代方案迈出了重要一步。
研究亮点