在噪声中尺度量子（noisy intermediate-scale quantum, NISQ）计算阶段，量子纠错（quantum error correction, QEC）依赖于大规模物理量子比特（qubit）阵列的高保真度读出。当前，基于射频反射测量（rf reflectometry）的超导量子比特读出，其保真度约为99.5%，积分时间约为1 μs，已成为QEC循环的瓶颈。在反射测量链路中，低温低噪声放大器（low noise amplifier, LNA）的噪声温度直接决定了量子态判别的保真度上限。噪声来源主要包括与温度无关的散粒噪声（shot noise）、器件自热效应引起的热噪声（thermal noise），以及噪声阻抗失配（noise-impedance mismatch）。
现有的超导约瑟夫森结参量放大器（Josephson junction parametric amplifier, JPA）虽可实现100 mK~1 K的量子极限噪声温度，但其射频增益低于20 dB且存在漂移问题。半导体低温LNA主要由InP HEMT或SiGe HBT实现，在4.2 K下可实现1~4 K的噪声温度，但缺乏与低温CMOS反射计的单片集成兼容性。近年来，CMOS低温LNA在4~8 GHz频段内不断取得进展：采用65 nm体硅CMOS工艺的源简并射频LNA实现了20~30 K的噪声温度，22 nm FDSOI工艺的LNA实现了4.4~4.5 K的平均噪声温度，但大多依赖先进FDSOI工艺或消耗较高直流功耗。因此，在标准65 nm体硅CMOS工艺上探索噪声温度边界、同时降低直流功耗，对于构建可扩展的大规模量子-经典接口具有重要科学价值与工程意义。
本研究旨在基于标准65 nm体硅CMOS工艺，设计一款工作于5.2~7.8 GHz的低温低噪声放大器，在4.2 K环境温度下实现接近先进FDSOI工艺的噪声性能，同时保持较低的直流功耗。为实现该目标，研究者提出了三条核心技术路线：其一，对第一级共源共栅（cascode）器件的尺寸与电流密度进行优化，以在散粒噪声Fano因子（Fano factor, F）与跨导（transconductance, ( g_m )）之间取得平衡；其二，采用基于变压器的跨导增强（( g_m )-boosting）技术，在不增加直流电流的前提下提升等效跨导，从而改善跨导效率（( g_m^2/I_D )）与噪声性能；其三，通过第一级与第二级之间的电流复用（current reuse）降低总直流功耗，抑制器件自热效应，并结合片外高Q值电感解决噪声阻抗失配问题。
输入级由源简并共源共栅管（M1与M2）构成，其中M1为共源MOSFET，M2为共栅MOSFET，二者尺寸均为240 µm/60 nm。通过选取约44 µA/µm的电流密度，设计者在跨导、散粒噪声与热噪声之间进行了折中优化。源简并电感( L_S )用于输入阻抗匹配，其值经仿真优化确定为0.25 nH，以在实现高增益的同时保证全频带稳定性（k-factor > 1）。为应对低温下最优噪声阻抗的偏移问题，输入匹配网络中采用了Murata公司的高Q值片外1.7 nH电感( L_G )，以减小片上电感寄生效应并提供输入匹配的可调性。
跨导增强结构由变压器XF1构成的反馈网络实现。XF1连接M2的漏极与源极，其原边线圈为L2，副边线圈为L1，耦合系数( k_1 = 0.8 )，匝数比为( n_1 )。根据变压器电流传输定律，原边输出电流( i_o )通过副边感应电流( i_d = (k_1/n_1) i_o )正反馈至M1漏极，形成正反馈电流环路，从而在不增加额外直流电流的条件下提升输入级等效跨导。考虑源简并效应后，输入级等效跨导表示为：
[ g_m^{eff} = \frac{g_m}{(1 + g_m \cdot sL_S)(1 - k_1/n_1)} ]
其中( g_m )为M1的本征跨导。仿真结果表明，在5~8 GHz频带内，采用跨导增强后等效跨导提升约3倍，射频增益提升4~8 dB。为维持稳定性，跨导增强的正反馈增益被源简并电感的负反馈所稳定，通过优化( L_S )至0.25 nH，在增益与稳定性之间取得了平衡。
第二级为共源（common source, CS）输出级，由MOSFET M3实现，尺寸为200 µm。M3与输入级通过电流复用拓扑连接，即直流偏置电流从单一直流电源流过输出级，再经片上射频扼流圈XF2流入输入级。大旁路电容( C_D = 24 ) pF提供交流接地。电容C2（132 fF）与C3（132 fF）与XF2共同构成磁耦合谐振器，实现宽带级间匹配。级间交流耦合通过变压器XF2实现，其耦合系数( k_2 = 0.7 )。输出阻抗匹配由C4与L5实现。电流复用使总直流功耗降至10.6 mW，显著降低了器件自热。
该LNA采用65 nm体硅CMOS工艺流片，核心面积仅0.23 mm²。芯片照片与封装如图5所示。测试分别在300 K与4.2 K环境温度下进行。
在300 K下，LNA的峰值增益( S{21,max} )为25 dB（4.6 GHz处），3 dB带宽为3.5~6.8 GHz，输入回波损耗( S{11} )为-14.4~-4 dB，输出回波损耗( S{22} )为-11.6~-5 dB。在4.2 K下，由于变压器Q值升高，跨导增强拓扑有效提升了增益，( S{21,max} )达到38 dB（7 GHz处），3 dB带宽为5.2~7.8 GHz。输入回波损耗( S{11} )改善至-32~-7.8 dB，输出回波损耗( S{22} )为-21.6~-9.8 dB。反向隔离度( S_{12} )在整个3 dB带宽内保持在-40 dB以下。测量还表明，在300 K与4.2 K两种温度下，稳定性因子k在全频段内均大于1，LNA无条件稳定。
在300 K下，采用噪声系数分析仪（Ceyear 3986E）测得噪声系数（noise figure, NF）在3 dB带宽内为3.5~7.5 dB，最优值为3.5 dB（3.5 GHz处）。在4.2 K下，采用冷衰减器（cold attenuator）的热-冷法（hot-cold method）进行噪声温度测量：在LNA输入端接入20 dB冷衰减器，通过噪声系数分析仪分别测量热态与冷态噪声功率，并对电缆与衰减器损耗进行校准，最终得到噪声温度( T_e )。测量结果表明，在5.2~7.8 GHz带宽内，( T_e )为4~10 K，最优值为4 K（6.25 GHz处），噪声系数对应为0.06 dB。
输入1 dB压缩点（IP1dB）的扫频测量（300 K与4.2 K）表明，该LNA具有足够的线性度以放大超导量子比特读出中的微弱反射信号。群时延特性也分别在两个温度下进行了表征。
为研究增益与噪声温度对偏置电流的依赖关系，在固定电源电压( V_{DD} = 1 ) V的条件下，对三个电流工作点（4.5 mA、7.8 mA、10.6 mA）进行了测量。结果表明，当电流从10.6 mA降至4.5 mA（对应电流密度从44 µA/µm降至18.75 µA/µm）时，增益下降约6 dB，噪声温度上升约3 K，验证了设计中最小噪声偏置点的选取。
表1将本工作与已发表的低温LNA进行了系统比较。在65 nm CMOS工艺条件下，与同样采用65 nm工艺的IMS 2022工作相比，本工作在相同直流功耗（10.6 mW）下实现了更高的增益（35~38 dB vs. 32~35 dB）与更低的噪声温度（4~10 K vs. 10~11.4 K）。与基于22 nm FDSOI的先进工艺设计相比，本工作的噪声性能已非常接近，且在FoM1指标上达到了最优值101.3。FoM2指标仅次于MWTL 2024的工作，在已发表的GHz频段超导量子比特读出电路中位列第二。
本研究的主要创新点包括：第一，在标准65 nm体硅CMOS工艺上，通过第一级共源共栅器件尺寸与电流密度的联合优化，在4.2 K下实现了4 K的最优噪声温度，证明了体硅CMOS在量子比特读出中的可行性；第二，提出了基于变压器反馈的跨导增强结构，在不增加直流功耗的情况下将等效跨导提升3倍，显著改善了跨导效率与噪声性能；第三，通过电流复用技术将第一级与第二级堆叠共享直流电流，将总功耗压缩至10.6 mW，有效抑制了器件自热；第四，采用片外高Q值电感解决了低温下噪声阻抗失配问题，实现了输入匹配的可调性。
该研究为未来大规模量子计算系统中高保真度读出反射计提供了一种关键的集成化低温CMOS LNA解决方案。其科学价值在于揭示了标准体硅CMOS在深低温下的噪声性能边界，并提出了跨导增强与电流复用相结合的噪声抑制策略；其工程价值在于不依赖先进FDSOI工艺即可实现接近量子极限的噪声温度，为低温CMOS反射计的片上集成提供了可行路径。