本文属于类型a，即单一原创研究的学术论文报告。

本研究由Marvell公司的Dan Oh、Ankur Aggarwal、Suresh Pothukuchi、Jelena Pesic、Subal Sahni、Parmanand Mishra、Ganesh Balamurugan、Trung Diep、Phil Winterbottom和David Lazovsky等人完成，论文发表于2026年IEEE第76届电子元器件与技术会议（ECTC），DOI为10.1109/ectc51846.2026.00146。

研究的学术背景源于大型人工智能模型规模爆炸式增长对数据中心互连架构提出的根本性挑战。大语言模型（large language models, LLMs）的参数规模在数年内从百万级增长至万亿级，模型规模每两年增长约410倍。这一趋势使加速计算中的主要瓶颈从计算吞吐量转向了内存容量和带宽，即所谓的“内存墙”（memory wall）问题。传统的高带宽内存（high bandwidth memory, HBM）虽然具有高带宽，但受封装密度限制，容量扩展能力有限；基于CXL（Compute Express Link）的内存池化方案虽然可以实现内存解耦与共享，但依赖PCIe电气接口，在传输距离增加时会遭受严重的铜损和均衡开销，导致带宽下降和延迟上升。可插拔光模块在传统网络中被广泛使用，但其长距离板级电气走线引入了额外的延迟和功耗。共封装光学（co-packaged optics, CPO）通过缩短ASIC与光学组件之间的电气互连距离改善了这一问题，但大多数CPO方案仅限于芯片周边区域，即所谓“beachfront”区域，限制了其对整体系统性能的提升效果。此外，微环调制器虽然结构紧凑，但光学带宽窄、温度敏感性强，难以在高功耗ASIC环境中稳定工作。电吸收调制器（electro-absorption modulators, EAMs）则具有优异的热稳定性和较宽的光学带宽，能够在宽温度范围内可靠运行，并且可以与先进CMOS工艺直接集成。基于上述背景，本研究提出了Photonic Fabric™平台，旨在通过硅光子技术为scale-up AI网络提供超高带宽、纳秒级延迟和高能效的互连解决方案。

研究的主要工作流程包括三个层面：平台架构设计与封装集成方案、光学链路的硅验证、以及系统级仿真评估。在架构层面，Photonic Fabric集成了三项核心技术：PFLink™、PFSwitch™和OMIB™。PFLink™是一种支持UCIe-A接口的chiplet/IP光学链路，第一代带宽为14.4 Tbps，传输距离超过50米；PFSwitch™是系统级封装交换器件，支持XPU之间的全互联；OMIB™是用于大规模封装集成的光学多芯片互连桥接器。在封装集成方面，研究提出了三种方案。第一种方案是将电子集成电路（electronic integrated circuit, EIC）和光子集成电路（photonic integrated circuit, PIC）预先堆叠后作为chiplet与XPU共封装，chiplet与主芯片之间的die-to-die接口可采用UCIe-S并行总线，但这种方案的互连密度受限于约130微米的凸点间距。第二种方案采用RDL中介层加硅桥或PIC桥接芯片，类似于台积电的CoWoS-L技术，通过UCIe-A接口实现约40微米凸点间距的高密度互连，OMIB芯片提供EAM、光探测器、波导等PIC功能，同时向XPU提供die-to-die接口。第三种方案是将PIC本身作为中介层使用，该方案装配工艺最简单，且可以集成HBM等其他器件，但PIC中介层可能缺少高密度硅电容等特性。在光学链路验证方面，研究在5纳米CMOS工艺节点上实现了56 Gb/s光链路测试芯片，包含四对发送和接收通道以及一个共享的14 GHz全局锁相环（PLL），每个发送-接收对的硅面积为0.09平方毫米。PIC通过引线键合供电，光纤阵列单元支持发送、接收和激光输入。发射端采用单端驱动器驱动EAM，输出电压摆幅为1.8V，该电压水平是5纳米CMOS工艺标称VDD的两倍，采用了堆叠晶体管结构以缓解电气应力。接收端由跨阻放大器（trans-impedance amplifier, TIA）和带电感峰化的gm-Zt级组成。在系统级仿真方面，研究团队开发了自研的软硬件协同设计仿真器，该仿真器基于数据交换量计算进行能量和功耗估算，并通过NVIDIA H100与H200 GPU上运行的TensorRT-LLM推理数据进行了验证。验证使用了Llama-3.1 70B模型，在180种配置下，仿真器预测结果与实测数据的平均绝对百分比误差为7.57%，确定系数R²为0.99，证明了仿真器的预测准确性。

研究的主要结果包括光学链路实测结果和系统级仿真性能预测。在光学链路验证中，发射时钟的实测抖动为152飞秒均方根（积分范围4 MHz以上），校准后光发射端的输出光调制幅度（optical modulation amplitude, OMA）为-5.7 dBm，消光比为3.5 dB。在离片光回环链路配置下，采用PRBS13测试模式，当接收端OMA为-10.7 dBm时，在目标误码率为1×10⁻⁹的条件下获得了超过0.2单位间隔（UI）的眼图张开度。链路电子部分的能效估算为2.8 pJ/bit，该指标与当前最先进的电气SerDes具有竞争力，同时提供了更优的传输距离和带宽密度。在系统级仿真中，研究对比了DGX-H100基线和Photonic Fabric内存设备（Photonic Fabric Appliance, PFA）两种硬件配置。基线配置包含8块H100 GPU，每块具有80 GB HBM、1979 TFLOPS（FP8精度）计算能力和3350 GB/s HBM带宽。PFA配置具有32 TB共享内存和26.8 TB/s互连带宽。对于大规模预训练工作负载，PFA将通信相关功耗降低了60%至90%，其中当每个内存模块容量为6 TB时，功耗节省接近90%。表II详细展示了在1T至96T参数规模下，张量并行、内存卸载和流水线并行三种并行化策略的功耗对比数据。在推理吞吐量和延迟方面，对于405B参数模型，DGX使用张量并行（集群规模为8），PFA则不使用张量并行；对于1T参数模型，DGX需要两个互连的DGX-H100机箱，同时在InfiniBand网络上使用张量并行和流水线并行，PFA集群采用相同配置。结果显示，对于405B和1T参数模型，PFA分别实现了最高2.3倍和5.6倍的吞吐量提升，两种情况下的延迟降低约为1.4倍。这些结果从链路级实测和系统级建模两个层面共同证明了Photonic Fabric在带宽、延迟和能效方面的综合优势。

研究的结论是，Photonic Fabric™作为一种基于硅光子的互连平台，能够有效克服铜基链路在scale-up AI网络中的带宽、延迟和功耗限制。通过将PFLink™、PFSwitch™和OMIB™与先进封装技术及电吸收调制器集成，该平台实现了超高带宽和纳秒级延迟，同时支持内存解耦架构。56 Gb/s光链路的实验验证证明了信号的完整性和能效的竞争力，系统级仿真预测了在大规模AI工作负载下吞吐量、延迟和功耗效率方面的显著改进。

研究的核心亮点在于：第一，采用电吸收调制器而非微环调制器，解决了高功耗ASIC环境下的热稳定性问题，支持超过50°C的温度范围和112 Gb/s PAM4的未来演进路径；第二，提出了OMIB光多芯片互连桥接方案，将光子功能从芯片周边区域解放出来，实现了更深层次的光电集成；第三，通过自研软硬件协同仿真器与NVIDIA H100/H200实测数据的交叉验证，建立了高置信度的系统级性能预测能力；第四，对万亿参数级模型的仿真显示，PFA在通信相关功耗上可实现60%至90%的节省，吞吐量提升最高可达5.6倍，为下一代AI基础设施提供了一条可扩展、高能效的技术路径。