本文对一篇题为《co-optimization of pdn design for tri-cluster multiple cpu cores of soc with various decoupling capacitors integrated in small form-factor package》的学术研究进行详细报告。该研究由三星电子系统LSI部门的Jisoo Hwang、Heejung Choi、Heeseok Lee、James Jeong、Yohan Kwon、Jegil Moon、Kyoungsoo Kim、Junghwa Kim、Hoi-jin Lee及Youngmin Shin共同完成，发表于2020年IEEE第70届电子元件与技术会议（2020 IEEE 70th Electronic Components and Technology Conference，ECTC），收录于会议论文集第419至424页。
随着片上系统（System-on-Chip，SoC）性能的持续提升，鲁棒的电源完整性（Power Integrity，PI）设计已成为确保核心逻辑电路实现更高工作频率和更高电源效率的关键挑战。在移动应用处理器领域，CPU核心尺寸不断缩小、核心数量持续增加，使得向处理器提供稳定电源的难度显著增大。为降低核心电源分配网络（Power Distribution Network，PDN）中的同步开关噪声（Simultaneous Switching Noise，SSN），在封装基板中集成去耦电容（Decoupling Capacitor）已成为广泛应用的有效解决方案。
然而，随着核心尺寸的微缩，去耦电容在封装中的放置位置对PDN性能的影响愈发显著。本研究聚焦于采用内插器封装叠层（Interposer Package-on-Package，POP）结构的小型封装，系统分析了封装去耦电容的类型及其相对于CPU核心PDN的放置位置对电源完整性的影响。研究进一步将分析维度从封装层面扩展至片上层面，探讨了封装PDN与片上PDN的协同优化（Co-optimization）策略，旨在通过多层次的联合设计实现最优的系统级电源性能。
本研究建立了完整的系统级PDN分析框架，涵盖从电源管理集成电路（Power Management Integrated Circuit，PMIC）到芯片端的完整供电路径。该框架包含PMIC模型、电路板PDN、封装PDN以及芯片功耗模型（Chip Power Model，CPM），在频域和时域两个维度对电源性能进行综合评估。频域分析主要考察系统级PDN阻抗特性，通过确保整个频域范围内阻抗保持在允许水平以下，避免特定频率范围出现阻抗峰值；时域分析则通过CPM模拟芯片特定工作状态下的电流特性，分析封装凸点处电压相对于PMIC供电电压的跌落程度，从而评估实际供电性能。
在封装级PI优化层面，研究对比了两种主要去耦电容类型：嵌入式去耦电容（Embedded Decoupling Capacitor）和底面电容（Land-Side Capacitor，LSC）。嵌入式电容置入封装基板内部，其电容端子至凸点的电气路径显著缩短，因此具有较小的电容至凸点电感（Capacitor-to-Bump Inductance）；然而，嵌入式电容的放置需占用基板内空间，限制了宽幅电源平面的设计自由度，导致凸点至焊球的电感（Ball-to-Bump Inductance）增大。LSC则安装在封装底部的焊球面上，不干扰电源平面设计，有利于形成宽幅电源平面，从而降低凸点至焊球电感，但其电容至凸点的电气路径较长，该部分电感相应增大，且部分封装焊球需因LSC放置而被移除，影响电路板电感及封装整体电感特性。
研究进一步分析了嵌入式电容相对封装PDN的两种放置方案：与封装PDN区域重叠的方案（overlap）和不重叠的方案（not overlap）。通过建立三维空间几何分析模型，将封装PDN区域划分为不同分区，推导出各方案下Z方向供电路径中可用过孔（Via）数量的数学表达式。分析结果表明，当嵌入式电容不与封装PDN重叠时，可布置的过孔总数量与该区域面积成正比，从而获得更优的Z方向供电能力。系统级PDN分析结果验证了该结论：不重叠方案的最大阻抗峰值为206mΩ（相比重叠方案的209mΩ有所降低），最大电压跌落为96mV（优于重叠方案的100mV）。
在芯片级PI优化层面，研究提出了三项关键优化技术。其一为片上电源网格（On-Die Power Mesh）的优化，特别是通过添加连接各CPU核心的“桥接”结构（Bridge）。随着移动应用处理器中CPU核心数量增加且各核心因时序和热约束而在地板规划（Floor Plan）上分散布局，各核心对应的封装凸点也会分离，导致封装PDN设计困难。通过在芯片层面建立核心间的电气桥接，可有效降低系统级PDN的二次阻抗峰值（Secondary Impedance Peak）。实验数据显示，采用40条桥接后，二次阻抗峰值从89mΩ大幅降至27mΩ，降幅达69.7%，最大电压跌落从192.9mV改善至161.7mV，改善幅度为16.2%。其二为片上电容（On-Die Capacitor）的合理配置。虽然增加片上电容是最有效的PDN改善手段之一，但其实现成本最为昂贵，因此需要审慎评估电容增量的投入产出效益。其三为片上电压跌落检测器（On-Die Droop Detector）的优化布局。通过将检测器放置在封装去耦电容的有效作用半径范围内，使封装级和芯片级的PI改善措施在PDN的更大区域内协同发挥作用，从而提升整体优化效率。
频域分析结果显示，封装去耦电容的放置方案对PDN阻抗特性具有显著影响。在嵌入式电容不重叠于封装PDN的配置下，电容至凸点的电气路径虽然略长，但宽幅电源平面设计带来的Z方向供电路径增强效应更为显著，系统可在更宽频率范围内维持较低阻抗水平。时域分析的电压跌落结果与频域结果呈现一致的改进趋势。
片上桥接结构的引入有效解决了多核心分散布局带来的PDN设计困境。桥接结构使各核心的CPM相互可见，从而显著降低二次阻抗峰值及其对应频率的噪声敏感度，大幅提升系统对周期性电压扰动的免疫力。
协同优化理念贯穿研究始终。封装层面需根据去耦电容类型与放置方案进行PDN精细设计；芯片层面需通过电源网格优化、电容配置和检测器布局形成互补性强化。两方面优化并非相互独立，而是需要在产品开发初期的芯片地板规划设计阶段即统筹考虑，以实现封装级与芯片级解决方案的有效配合。
本研究针对移动应用处理器中三集群多核架构（Tri-Cluster Multiple Core Architecture）CPU的电源完整性问题，系统阐述了封装级与芯片级PDN协同优化的必要性和具体方法。研究表明，为实现最优PI性能，必须同时考虑封装PDN和芯片PDN的设计要素。封装层面需综合权衡去耦电容的类型与放置位置，芯片层面则需通过桥接结构实现多核心间的有效电气互连，同时合理配置片上电容和电压跌落检测器。
本研究的科学价值在于建立了系统级PDN频域-时域联合分析框架，提出了封装PDN过孔分布的解析模型，揭示了嵌入式去耦电容放置位置对供电能力的几何影响规律。应用价值体现在为移动应用处理器的PDN设计提供了可操作的协同优化方法论，尤其在后摩尔时代（Post-Moore Era）芯片集成度持续提升、电源设计余量日益紧缩的背景下，所提出的封装-芯片协同设计策略为兼顾小型化封装与高性能供电需求提供了可行的技术路径。
本研究的主要亮点包括：第一，创新性地提出了嵌入式去耦电容相对封装PDN区域重叠与非重叠放置方案的系统对比分析框架，并通过过孔数量推导实现量化评估；第二，揭示了芯片级桥接结构对多核心PDN二次阻抗峰的显著抑制效应（阻抗降幅达69.7%），且该优化方案在芯片地板规划阶段即可实施；第三，建立了封装级与芯片级PI优化措施的协同设计理念，通过电压跌落检测器与去耦电容有效作用半径的空间匹配，使多层次解决方案在PDN空间内形成叠加效应；第四，研究覆盖从PMIC到芯片端的完整供电路径，确保分析结果真实反映实际系统工况。这些成果为小型封装、多核心SoC的电源完整性设计提供了兼具理论深度与工程实用性的参考方案。