Academic Report

作者及机构信息：
本文的主要作者包括 Taein Shin、Keunwoo Kim、Hyunwook Park、Boogyo Sim、Seongguk Kim、Jihun Kim、Seonguk Choi、Joonsang Park、Jinwook Song、Jaehyup Kim、Joung Won Park 和 Joungho Kim，分别隶属于韩国科学技术院（KAIST）电气工程学院、密苏里科技大学、三星电子和三星半导体等机构。文章发表在 IEEE 2023 年期刊中，具体会议为 *Electrical Design of Advanced Packaging and Systems (EDAPS)*，带有 DOI 10.1109/edaps58880.2023.10468369。

背景及研究目标

该研究聚焦于芯片封装领域的最新发展，尤其是先进封装技术在 Universal Chiplet Interconnect Express (UCIE) 通道设计中的信号完整性（Signal Integrity, SI）分析。随着芯片工艺逐渐接近物理极限，晶体管缩小和芯片面积扩大的瓶颈日益显现，从而导致晶圆良率下降。因此，通过先进封装技术将多个功能各异的独立芯片集成到单一封装中成为重要趋势。

UCIE 是当前芯片间通信设计的一个重要标准，能够实现不同供应商芯片之间的高速互联。在 UCIE 子系统中，集成多种功能的 Chiplet（芯粒）通过标准化通道进行互连。为了实现每秒 32Gbps 的极限数据速率，硅中介层（Silicon Interposer）因其高通道密度和高带宽的特性而被视为一种有前景的封装解决方案。然而，其信号完整性设计和分析仍面临诸多挑战，因此本文针对 UCIE 通道在硅中介层中的设计进行了深入分析，旨在提供优化的信号完整性解决方案。

研究流程

主要流程概览：
为了实现 UCIE 规范中 32Gbps 数据速率的设计目标，研究主要分为以下几个步骤：

1. 通道尺寸的确定与初步设计：
   研究从 UCIE 规范 (Revision 1.1) 获取通道设计的 PHY （物理层）尺寸。156 条发送（TX）和接收（RX）信号必须设计在宽度仅为 388.8µm 的封装中介层范围内，且 micro-bump（微凸块）的间距被定义为 45µm。通过对信号线宽度（Width, W）、线间间距（Space, S）、线厚度（Thickness, T）和信号线与地线/电源平面间的高度（Height, H）的分析，研究提出了三种传输线结构。

2. 提出三种传输线结构：

   • *Stripline（平面线）*：所有信号线位于同一金属层，且无额外屏蔽。
     
   • *GSS（Ground/Signal/Signal 结构）*：每两个信号线的周围布置有一个接地屏蔽线以通过屏蔽减少干扰。
     
   • *GCPW（Grounded Coplanar Waveguide，接地共面波导）*：每个信号线单独拥有接地屏蔽线，从而减少串扰。
     

这些结构均采用相同的介质材料、钝化层与硅衬底。为了能够满足物理约束，研究分别对 2 层和 3 层金属布线的设计进行了区分。

1. 信号完整性性能的仿真与建模：
   使用电压传递函数（Voltage Transfer Function, VTF）在频率域内评估各结构的信号完整性性能，评估指标包括信号传输损耗（Loss）和串扰（Crosstalk）。由于封装通道为未匹配系统，传统的 50 欧姆阻抗 S 参数仿真并不适用。研究采用更接近物理实际的终端（TX 和 RX）条件，分别为阻抗 25 欧姆、0.25pF/0.2pF。

2. 数据结果分析与优化：
   为了验证仿真结果的准确性，研究在最终通道中加入多层 bump arrays（凸块阵列）模拟其对信号完整性的影响，最终绘制出了各结构的时域眼图（Eye Diagram）。

实验与分析的具体细节：

在三种传输线结构中，通过变化不同几何参数（包括线宽、间距和高度等），分别测试了 2 层和 3 层布线时信号损耗和串扰性能。
- Stripline 的设计显示较低损耗但较高串扰，其中串扰主要由紧密排布的信号线耦合导致。
- GSS 由于存在非对称结构，呈现复杂的串扰和损耗变化趋势，整体性能劣于其他两种结构。
- GCPW 结构展现了最佳的信号完整性，尤其在串扰抑制方面显示出优越性。

通过加入 micro-bump 阵列后，发现 bump 的电容效应显著增加传输路径的总体损耗，尤其对 Stripline 的眼图表现产生了显著的影响。在 2 层金属布线的条件下，只有 GCPW 在加上 bump 后仍然符合 UCIE 的眼图规范。

研究结果

• 信号完整性性能：
  对三种传输线的分析结果表明，GCPW 在两层金属布线中同时实现了最低的串扰水平（约 -4.53dB）和可靠的眼图开口。研究还发现，增加金属布线至三层后，所有传输线的信号完整性性能均有所增强，但 GCPW 的优势依然显著。

• 损耗与串扰权衡：
  调整几何尺寸发现，降低信号线与地平面间高度（Height, H）有助于显著减少串扰，但此举带来的电容效应则增加了信号损耗。因此，研究结合仿真优化得出了三种结构的最佳尺寸方案，并为每种尺寸具体列出了对信号完整性设计的贡献。

• 整体性能优化分析：
  在含有 Bump 阵列时，眼图结果显示 GSS 和 Stripline 的性能未达到规范要求，而 GCPW 的表现仍然符合 UCIE 眼图规格，且 jitter margin 极低。研究结果强调，在信号完整性设计中，串扰抑制是决定系统性能的关键因素。

研究结论及重要意义

由于先进封装技术的快速发展，Die-to-Die（芯片间）互连的信号完整性成为了影响整体性能的主要瓶颈。本文通过硅中介层平台对 UCIE 传输通道设计的深入分析，提出了三种传输线设计，其中 GCPW 结构因最低的串扰和可靠的性能被确认最优。这一研究不仅首次提供了定量优化的设计尺寸参数，还为后续研究和实际生产提供了有价值的理论依据。

科学意义：
- 研究证明，串扰抑制是 32Gbps 高速互连性能优化的关键，为封装设计提供了重要参考。
- 提出了基于硅中介层的布线结构优化模型，弥补了以往文献中对信号完整性设计细节的不足。

应用价值：
- 为下一代高速芯片互连和封装系统研发提供了技术支持。
- 相关研究结果可应用于处理器、存储器、控制器等多功能芯粒统一封装的先进设计。

研究亮点

• 方法创新：
  提出了基于 VTF 的信号完整性分析方法，替代传统的 S 参数仿真。
  
• 优化设计：
  提供了针对高性能 UCIE 通道的优化尺寸，包括应对 bump 电容效应的设计解决方案。
  
• 解决难题：
  成功解决了 32Gbps 极限速率通道设计中的信号完整性瓶颈。

该研究为高效互连封装设计提供了开创性的见解，是芯片封装与互连技术领域的重要贡献。