本文档属于类型a，即报告单一原创研究的学术论文。以下是针对该研究的详细学术报告：

1. 主要作者与机构
本研究由Yun Shi、Natalie Feilchenfeld、Rick Phelps、Max Levy（IBM微电子分部模拟与混合信号技术开发团队）与Martin Knaipp、Rainer Minixhofer（奥地利austriamicrosystems公司研发部）合作完成，发表于2011年5月23-26日举办的第23届国际功率半导体器件与集成电路研讨会（ISPSD），会议地点为美国圣地亚哥。

2. 学术背景
科学领域：高压CMOS（HV-CMOS）技术中的横向双扩散金属氧化物半导体（LDMOS）器件设计。
研究动机：随着HV-CMOS在高压应用中的普及，需优化漂移区设计以平衡器件参数、工艺变异性和热载流子稳定性。此前研究（如文献[1]）表明，0.18μm HV-CMOS技术能实现低工艺复杂度与高性能，但针对漂移区设计的系统性分析（尤其是准饱和效应和热载流子注入（HCI）的影响）仍需深入。
研究目标：
- 对比25V与50V额定电压的n型LDMOS（nLDMOS）在准饱和效应下的输出特性与截止频率（ft）差异；
- 分析浅沟槽隔离（STI，Shallow Trench Isolation）深度变化对直流（DC）、交流（AC）及HCI特性的敏感性；
- 验证漂移区设计的鲁棒性，确保在±10% STI深度变异下器件寿命10年内的线性区电流（Idlin）漂移<10%。

3. 研究流程与方法
研究对象：基于0.18μm HV-CMOS工艺的25V与50V nLDMOS，分别代表部分耗尽和全耗尽漂移区设计。
关键步骤：

3.1 准饱和效应与输出特性分析
- 实验设计：通过TCAD仿真（使用Fielday软件[6]）模拟内部JFET电压（Vj）随栅极电压（Vgs）和漏极电压（Vds）的变化，结合实测Id-Vds曲线（图2）。
- 方法创新：首次定义Vj作为准饱和的量化指标（图1），揭示电流路径与漂移区耗尽状态的关系（图3）。25V器件电流集中于STI界面，而50V器件因漂移区全耗尽，电流向体区扩散，改善输出阻抗。

3.2 交流特性研究
- 参数提取：采用开路-短路去嵌入法消除寄生效应，通过AC电流增益（|h21|）的-20dB/十倍频斜率计算ft（公式1）。
- 关键发现：50V器件因Kirk效应（文献[7][8]）导致准饱和更强，gm和ft在较低Vgs下滚降（图7-9），且ft降低1GHz（因栅漏电容Cgd增加）。

3.3 STI工艺敏感性测试
- 实验设计：通过调整STI刻蚀深度（±10%），对比Ron（导通电阻）、BVDSS（击穿电压）、ft/fmax（最大振荡频率）及Idlin退化（图10-12）。
- 可靠性验证：在峰值Ib条件下进行30,000秒HCI应力测试，50V器件Idlin退化%（图12），且对STI深度变化不敏感，归因于全耗尽设计将电流从STI界面拉离（图3）。

4. 主要结果
- 准饱和效应：25V器件在高Vgs下输出阻抗退化，而50V器件因Kirk效应表现出更早的gm滚降（图7）和更低的Vj（图6）。
- STI敏感性：±10% STI深度变化对Ron影响%，BVDSS变化<3V，且对AC特性无影响（图10）。50V器件HCI稳定性显著优于25V器件（图11 vs. 图12）。
- 机制解释：全耗尽漂移区设计通过Kirk效应转移高电场至漏端，减少STI界面电子注入，从而提升可靠性。

5. 结论与价值
科学价值：
- 首次系统量化了准饱和效应对nLDMOS AC/DC特性的影响，提出Vj作为关键分析指标；
- 证实全耗尽漂移区设计能兼顾高压（50V）与高可靠性，为HV-CMOS工艺扩展提供理论依据。
应用价值：
- 为0.18μm HV-CMOS技术中25V-50V nLDMOS的漂移区设计提供优化准则；
- 证明STI工艺容差达±10%，降低量产风险。

6. 研究亮点
- 创新方法：结合TCAD仿真与实验，首次关联JFET电压（Vj）与准饱和效应；
- 设计突破：50V nLDMOS通过全耗尽漂移区实现HCI稳定性，Idlin退化%；
- 工艺鲁棒性：STI深度变异对器件性能影响极小，验证设计可扩展性。

7. 其他价值
- 研究结果支持HV-CMOS在高压SoC（系统级芯片）中的集成潜力（如文献[1]所述120V应用）；
- 提出的Kirk效应调控策略可推广至其他功率器件设计。

（报告字数：约1500字）