一项关于压接式绝缘栅双极型晶体管中压力分布对动态雪崩影响的研究报告

一、 研究作者、机构及发表信息 本研究的主要作者为Tianchen Li, Yaohua Wang, Yiming Zhang, Jiayu Fan, Xuebao Li, Lei Qi 以及 Xiang Cui。作者团队主要来自中国的高等院校和研究机构，包括：华北电力大学可再生能源电力系统国家重点实验室（Tianchen Li, Jiayu Fan, Xuebao Li, Lei Qi, Xiang Cui）、北京怀柔实验室（Yaohua Wang）以及国网经济技术研究院有限公司（Yiming Zhang）。该研究以论文形式发表于IEEE Transactions on Power Electronics期刊，第39卷，第7期，出版时间为2024年7月。论文标题为《Impacts of the Pressure Distribution on Dynamic Avalanche in Single Press-Pack IGBT Chip》。

二、 学术背景与研究目标 本研究的科学领域属于电力电子技术，具体聚焦于高功率半导体器件——压接式绝缘栅双极型晶体管（Press-Pack Insulated Gate Bipolar Transistor, PP IGBT）的封装可靠性、失效机理及性能优化。PP IGBT因其双面散热、易于串联及短路失效模式等优点，被广泛应用于电力系统、轨道交通和航空航天等对可靠性要求极高的领域。然而，在钳位感性负载下的关断失效是其最常见的失效模式之一，长期以来受到广泛关注。

尽管关于IGBT芯片内部关断失效的机理已有深入研究，并且针对由内部芯片设计引起的电流细丝化问题也有大量分析，但对于PP IGBT这种特殊的压接式封装，其性能受外部夹紧力（Clamping Force）的影响显著。已有研究表明，外部夹紧力会显著影响PP IGBT的关断能力，但其具体作用机制尚不清楚。这成为高效提升器件关断能力的一大挑战。特别是在单个关断周期内，芯片表面温度通常被认为保持不变，此时夹紧力通过影响压力分布进而影响电接触电阻，最终如何作用于芯片内部的动态雪崩（Dynamic Avalanche）和关断特性，是一个亟待厘清的关键问题。

因此，本研究旨在系统性地探究外部夹紧力对单个PP IGBT芯片动态雪崩的影响机制，以填补该领域的认知空白，并为提升芯片及器件的关断能力提供理论依据和实用建议。研究的核心目标是揭示“夹紧力-压力分布-电接触电阻-电流分布-动态雪崩-关断能力”这一链式影响关系的具体过程和定量规律。

三、 详细研究流程与方法 本研究采用仿真与实验相结合的综合研究方法，流程严谨，逻辑清晰。主要包含以下几个步骤：

第一步：机制分析与建模（仿真研究） 1. 物理机制阐述： 研究首先从理论上阐明影响链。在PP IGBT子模块中，发射极钼片面积小于IGBT芯片面积。在外部夹紧力作用下，芯片会向发射极铜柱方向弯曲，导致芯片表面压力分布不均。这种不均匀的压力分布决定了IGBT芯片与钼片之间的电接触电阻。在关断瞬态，这些分布不均的电接触电阻会导致芯片内部并联的元胞（Cell）之间电流失配。电流失配会增强芯片内部的最大电场强度，从而提高最大碰撞电离率，即加剧动态雪崩，最终削弱芯片的关断能力。反映在外部特性上，便是集电极-发射极电压变化率（dvce/dt）的下降。 2. 有限元（FE）建模分析压力分布： 为量化夹紧力对压力分布的影响，研究建立了PP IGBT子模块的三维有限元模型。模型考虑了材料属性、接触界面（设置为摩擦接触）及边界条件（如模拟碟簧的弹簧压力）。通过施加不同的预设位移（对应不同的夹紧力），模拟芯片表面的压力分布。关键发现：即使施力中心与子模块中心对齐，随着夹紧力从0.5 kN增加至2.5 kN，芯片表面的最大压力差也增大了1.5倍，压力明显向芯片边缘集中。 3. 多胞电路建模分析电流分布： 为研究压力分布不均如何导致芯片内部电流失配，研究建立了一个包含八个并联IGBT元胞的电路模型，用以模拟芯片上不同位置（中心与边缘）的元胞。模型中，每个元胞支路的接触电阻（rcn, ren）根据有限元仿真得到的对应位置的压力值进行设定，其关系基于电接触电阻与压力的经验公式（论文附录中详细推导）。使用Hefner IGBT模型进行仿真。关键设置：负载电感为0.72 mH，杂散电感为0.11 nH，门极电阻为15 Ω。 4. 动态雪崩理论模型建立： 研究推导了一维简化模型，将动态雪崩强度与局部电流密度联系起来。理论分析表明，集电极电流密度jc的增加会导致最大电场强度Emax增加，从而使动态雪崩更早、更剧烈地发生。此外，研究提出使用关断过程中集电极电压上升段的平均斜率（δvce/δt，具体定义为vce从Vcc-200V上升到Vcc+200V时间段内的平均变化率）来量化表征动态雪崩的强度。动态雪崩越强，产生的载流子越多，对电压上升的抑制越明显，δvce/δt越小。

第二步：实验验证与结果分析 1. 实验平台搭建： 为验证仿真和理论分析提出的机制，研究团队搭建了专门的单脉冲关断特性测试平台。研究对象为一颗额定值为3.3 kV/50 A的非穿通型（NPT）PP IGBT芯片。关键设备包括：直流母线电容、负载电感、续流二极管、电压/电流探头（PPE4KV, PP018, CWT-ultra mini06 Rogowski coil）及示波器（HDO4104A）。实验设计的特殊性在于使用了专门设计的压力夹具，确保施力中心与芯片中心严格对齐，以排除其他干扰因素，与仿真条件保持一致。 2. 实验方案设计： 为了全面验证机制，实验在多种工况下进行，系统地改变了三个变量：a) 外部夹紧力：从0.5 kN到2.5 kN（厂商推荐值约为1 kN），以增大压力分布的不均匀性；b) 负载电流（Il）：50 A（额定值），100 A，150 A；c) 直流母线电压（Vcc）：1 kV（较低电压）和2.5 kV（较高电压）；d) 门极电阻（Rg）：15 Ω 和 23 Ω（研究开关速度的影响）。所有实验均在室温下进行，以排除温度对压力分布和芯片参数的复杂耦合影响，专注于研究压力分布与动态雪崩之间的直接相互作用。 3. 实验流程与数据采集： 对每一组设定的工况（F, Vcc, Il, Rg），进行单次关断测试。使用示波器同步采集并记录关断瞬态的集电极-发射极电压（vce）、集电极电流（ic）和门极-发射极电压（vge）波形。然后，从采集到的vce波形中，根据前述定义计算δvce/δt，作为该次关断动态雪崩强度的量化指标。 4. 数据分析流程： 首先，直观对比不同夹紧力下vce和ic波形的差异，特别是观察电压平台出现的位置（动态雪崩起始点）和电压上升的陡峭程度。然后，系统性地整理并分析在所有实验工况下，δvce/δt随夹紧力变化的规律，并进行定量比较。

四、 主要研究结果 1. 仿真结果揭示了明确的链式影响定量关系： * 压力分布：FE仿真表明，夹紧力增大导致芯片表面压力分布显著不均，边缘压力可达中心压力的三倍。最大压力差与夹紧力值成正比。 * 电流失配：多胞电路仿真结果表明，在关断初期，元胞间的电流差异开始显现。当夹紧力从0.5 kN增至2.5 kN（最大压力差增大1.5倍）时，位于芯片最边缘的元胞（igbt4）与位于中心的元胞（igbt1-1）之间的电流差增大了1.72倍。更重要的是，芯片内的最大关断电流（imax）增加了21.21%。 * 关断能力评估：仿真进一步评估了压力分布对芯片整体关断能力的影响。定义电流集中率k = (imax - iave) / itot。仿真显示，当压力分布相对均匀时（F在0.5-1 kN），芯片可关断的总电流itot约为额定电流In的3.6倍。当F增大至2.5 kN时，k达到4.3%，itot下降至148.71 A（不足3倍In），关断能力明显退化。

2. 实验结果全面验证了所提出的机制： * 波形对比验证：在不同Vcc和Il条件下，实验观测到的现象高度一致。当关断电流较小（如50A）未引发明显动态雪崩时，不同夹紧力下的波形差异不大。一旦动态雪崩发生（通常在Il=100A或150A，且vce上升到一定值时），夹紧力的影响便显著体现。 * 核心发现一：夹紧力影响动态雪崩的起始点和强度。实验vce波形显示，随着夹紧力增大，电压曲线“变平”（即动态雪崩开始）的起始点电压逐渐降低。例如，在Vcc=1 kV， Il=100 A条件下，动态雪崩起始电压从0.5 kN时的约937 V，降至1.5 kN时的约780 V，再降至2.5 kN时的约677 V。这说明更大的夹紧力（更不均匀的压力分布）导致动态雪崩更早发生。 * 核心发现二：δvce/δt定量证实了动态雪崩随夹紧力增强。在所有发生明显动态雪崩的工况下，计算得到的δvce/δt均随夹紧力增大而线性下降。例如，在Vcc=1 kV, Il=150 A, Rg=15 Ω条件下，δvce/δt从0.5 kN时的8.62 × 10^9 V/s下降至2.5 kN时的5.71 × 10^9 V/s。这直接证明夹紧力增大加剧了动态雪崩。 * 定量分析规律：通过对所有实验数据的δvce/δt与夹紧力关系进行整理，研究发现夹紧力的影响在动态雪崩初始阶段最为显著。当雪崩非常剧烈时（如高电压大电流），夹紧力引起的额外载流子生成占比相对变小，其影响程度略有下降。改变门极电阻（Rg=23 Ω）的对照实验进一步验证了理论：更大的Rg使MOS沟道关闭变慢，削弱了动态雪崩，但其后夹紧力的影响规律与Rg=15 Ω时一致，证明了机制的普适性。

3. 结果与结论的逻辑衔接： 仿真结果（压力分布不均→电流失配→最大局部电流密度增加）为实验现象（夹紧力增大→动态雪崩提前并增强→δvce/δt下降）提供了内在的物理解释。实验测得的δvce/δt下降，正是内部最大局部电流密度增加、导致电场畸变更严重、碰撞电离更剧烈的外部表现。两者相互印证，完整地揭示了从外部夹紧力到最终关断特性退化的完整作用链条。

五、 研究结论与价值 本研究得出了以下核心结论： 1. 机制阐明：外部夹紧力通过影响PP IGBT芯片表面的压力分布，进而加剧动态雪崩，最终削弱芯片的关断能力。夹紧力增大导致动态雪崩发生更早、强度更大。 2. 内在路径：不均匀的压力分布决定了IGBT元胞间电接触电阻的差异，导致关断瞬态芯片内部出现局部电流集中。局部电流密度的增大是动态雪崩增强的直接原因。 3. 指导意义：基于该机制，研究为PP IGBT的封装设计和实际操作提出了具体建议，旨在缓解压力分布的不利影响。这些建议包括：a) 优化压力分布：如减小发射极铜柱面积或对其进行倒角（Chamfering）；b) 减小电接触电阻：采用银烧结等先进连接技术；c) 改善芯片内部设计：在芯片边缘增加压力缓冲区域；d) 优化操作：在保证接触的前提下，适当降低外部夹紧力。

本研究的价值体现在： * 科学价值：首次系统揭示了单个PP IGBT芯片在关断周期内，外部夹紧力通过压力分布影响动态雪崩的详细物理机制和定量规律，填补了该领域的研究空白，加深了对PP IGBT封装-电特性耦合关系的理解。 * 应用价值：所提出的机制和结论可直接应用于多芯片PP IGBT器件中（研究指出，对于并联芯片间的均流，夹紧力影响可忽略；但对于每个芯片自身，压力分布的影响机制相同）。研究给出的具体封装设计建议和操作指南，对器件制造商提升产品关断鲁棒性和可靠性具有直接的工程指导意义。

六、 研究亮点 1. 研究视角新颖：首次将关注点从多芯片间的压力/温度/电流分布，深入到单个芯片内部因封装压力不均导致的元胞级电流失配问题，并建立起与动态雪崩这一关键失效机理的直接联系。 2. 方法系统严谨：采用“理论分析-建模仿真-实验验证-定量分析”的完整研究链条。有限元仿真量化压力分布，多胞电路仿真揭示电流失配，理论模型连接电流与雪崩，精心设计的单脉冲实验平台在不同维度上验证了机制，并使用δvce/δt进行了创新性的量化表征。 3. 发现明确且具有普适性：研究不仅定性地观察到了夹紧力的影响，更通过大量控制变量的实验，定量地给出了影响规律（如动态雪崩起始电压下降约100 V/kN，δvce/δt线性下降），并证明了该规律在不同电压、电流、门极电阻条件下的适用性。 4. 结论具有强实践指导性：研究不仅停留在机理分析，更进一步通过仿真评估了具体结构改进方案（如铜柱倒角尺寸）对压力均匀性的改善效果，使得研究结论能够直接转化为可操作的工程建议。

七、 其他有价值内容 论文的附录详细推导了电接触电阻与压力之间的数学关系，为仿真中设置不同位置的接触电阻提供了依据，显示了研究的严谨性。此外，研究在讨论部分明确指出，在实际多芯片器件中，位于边缘的芯片通常承受更高的温度和更不均匀的压力，因此是关断能力最薄弱的环节，这为可靠性设计的重点指明了方向。