本研究由来自英特尔数据中心与人工智能事业部的Qing Zhou、Jinsong Hu和Xiao Hu三位作者完成，论文发表于《IEEE Transactions on Signal and Power Integrity》2026年第5卷。该研究聚焦于多芯片封装中电源噪声抑制这一关键工程问题，提出了一套面向设计后期的混合抑制技术方案。

从学术背景来看，多芯片封装（MCP）已被广泛用于高密度、高性能半导体集成场景。不同小芯片上集成的IP对电源轨规格要求各异，尤其是当高电流负载的攻击者芯片与对噪声敏感的受害者芯片必须共享同一电压调节器（VR）和电源分配网络（PDN）时，电源噪声耦合问题尤为突出。在常规设计流程中，工程师可以通过PDN协同设计或增加板级滤波来缓解耦合，但一旦板级设计冻结，封装设计能否通过验证就可能成为决定项目能否按时流片的关键性风险。本文正是针对这样一种晚期设计约束展开研究：一块新加入的芯片与现有高电流芯片共享1.8 V电源轨，由于板级无法修改，只能从封装和裸片层面寻找噪声抑制手段。

研究的工作流程可划分为三个互补的技术环节。第一个环节是封装PDN隔离。原始设计中，两个芯片共享同一封装电源网络，高电流芯片产生的瞬时噪声能够通过公共阻抗路径高效地耦合到敏感芯片的电源轨。研究者利用插座引脚这一可控资源，选择两个LGA引脚作为专用供电路径，为功耗小于1 A的敏感芯片单独供电，从而将其电流回流路径和阻抗路径与高电流攻击者芯片隔离。这两个LGA引脚与封装电容C2（1 µF）共同构成一个有效的低通滤波网络，仿真得到的3 dB截止频率为1.84 MHz。由于耦合噪声的主要频率成分远高于此截止频率，该隔离路径能显著衰减耦合频谱。仿真结果显示，实施封装PDN隔离后，受害者芯片处测得的峰峰值噪声从185 mV下降至69 mV，改善幅度为116 mV，相当于标称电压的6.4%。然而，该值仍为1.8 V直流电压的3.8%，未达到±3%的噪声规格，说明仅靠插座级隔离仍不足以满足要求。

第二个环节是在封装内部集成嵌入式电感。为了进一步加强低通滤波效果，需要在封装电源路径中引入更大的电感。传统走线式电感由于缺乏磁性材料，单位面积电感密度有限，难以满足本应用需求。研究者采用了一种被称为Coax MIL的嵌入式电感技术，在基板芯层中围绕一个电镀通孔填充磁性材料。该通孔为圆柱形结构，直径320 µm，高度1040 µm，在100 MHz频率下可提供约1.67 nH的电感。将该磁性增强通孔与1 µF封装电容结合后，形成了截止频率约为1.8 MHz的低通滤波器。在此配置下，受害者芯片C4凸点处的峰峰值噪声从69 mV进一步降至43 mV，约为1.8 V标称电压的2.4%，低于±3%的目标规格。同时，阻抗分析表明，优化前后的芯片1阻抗几乎不变，而芯片2在优化后的阻抗从3.0 mΩ增加至5.7 mΩ（100 kHz处），增加了约2.7 mΩ。由于芯片2负载电流小于1 A，其电压跌落并未因阻抗升高而显著恶化，但更大的阻抗有效抑制了噪声从芯片1向芯片2的传播。芯片1的峰峰值噪声保持在269 mV，未受封装修改影响。

第三个环节是裸片级去耦电容与等效电阻优化。封装级滤波虽然对中低频噪声有效，但对高频分量的衰减能力有限。研究者在芯片2的裸片层面调整了片上电容和阻尼电阻参数。原始参数为Cmim = 1 nF、Rmim = 2 Ω，在高频区域产生了明显的阻抗峰。经过优化后，Cmim增加至2.17 nF，Rmim降低至0.49 Ω，显著改善了电荷存储能力和电阻性阻尼。基于系统交流阻抗响应的评估显示，这一调整使1.5136 GHz处的阻抗峰降低了74%。增加Cmim使阻抗滚降向更低频率移动，降低Rmim则有效抑制了谐振和阻抗峰。这种组合调整在386 MHz和613 MHz这两个与快速傅里叶变换分析中识别出的主导噪声频率对应的频点上产生了显著的阻抗降低。该裸片级优化与封装级低通滤波形成互补，共同提供了覆盖宽频带的噪声抑制能力。

从研究结果来看，三种技术的递进关系清晰且逻辑严密。初始状态下的耦合噪声为185 mV，即为标称电压的10.3%，远超±3%规格。封装PDN隔离提供了第一级强隔离，将噪声降至69 mV（3.8%）。嵌入式电感的加入进一步将噪声压至43 mV（2.4%），达到目标规格。裸片级优化则针对高频残余噪声进行最后的阻抗整形。整体方案实现了受害者电源轨峰峰值噪声从185 mV降至43 mV，降幅约为75%，同时攻击者侧噪声保持在269 mV不变。

本研究的核心意义体现在多个层面。在工程应用层面，该方案完全兼容冻结的板级设计和共享电压调节器约束，为设计后期阶段提供了切实可行的噪声抑制路径。三种技术——插座引脚分区、封装集成磁芯电感和裸片级阻抗整形——均可独立实施或组合使用，为设计人员提供了额外的自由度。在方法学层面，该研究建立了从耦合噪声测量、频谱分析、阻抗响应评估到滤波网络设计的系统化工作流程，对未来小芯片系统具有指导价值。在高性能计算、加速器和人工智能平台等集成密度持续提升的领域中，晚期电源完整性挑战将愈发频繁和严重，本研究的技术路线有望成为可扩展的电源交付解决方案基础。

本研究的亮点可归纳为以下几点：第一，针对板级冻结这一现实约束提出了完全在封装和裸片层面实施的解决方案；第二，引入磁性材料包裹电镀通孔的嵌入式电感技术，在紧凑封装空间内实现了传统走线电感难以达到的电感值；第三，将系统级PDN隔离与裸片级阻抗优化相结合，实现了从低频到高频的宽频带噪声抑制；第四，在极短的流片前窗口内完成了设计与仿真验证，凸显了方法论在工程时间压力下的实用性。此外，文中提供的电容RLC模型参数和不同片上RC配置的交流阻抗对比数据，也为后续相关设计提供了可参考的经验依据。