作者与发表信息
本研究由Sungwook Moon、Chanmin Jo和Seungki Nam共同完成，三位作者均来自三星电子有限公司Foundry业务部门（Samsung Electronics Co. Ltd., Foundry Business Division）。该论文发表于2019年第69届IEEE电子元件与技术会议（2019 IEEE 69th Electronic Components and Technology Conference, ECTC），会议论文编号为1188–1193，DOI为10.1109/ECTC.2019.00184。
研究背景
近年来，人工智能技术在大数据处理领域的爆发式增长正在重塑信息社会，推动产业向基于大数据的工作模式转型。为应对海量数据处理需求，大量依赖多边交互式服务的数据中心正在建立，这些应用被称为高性能计算（High Performance Computing, HPC），需要高效的迭代计算算法和具有超宽带宽的超快速内部处理硬件。典型的高性能计算平台采用多芯片配置，即将主处理芯片和外部存储芯片集成在硅中介层（Silicon-Interposer）上。为了支持宽带宽，系统级芯片（SoC）与高带宽存储器（High Bandwidth Memory, HBM）之间需要操控密度高达数千量级的互连，且HBM芯片需尽可能靠近SoC以最小化额外信道损耗。其中，HBM解决方案非常适合进行高强度的训练和推理操作，而电源分配网络（Power Delivery Network, PDN）对于此类复杂HBM2操作至关重要，需要精细设计和评估。
对于功耗达数百瓦的高性能芯片以及带宽达TB/s的高性能HBM，设计上必须采用覆盖多种电容类型的最优去耦电容组合。同时，考虑到高功率供电和有限的眼图裕度，实现HBM接口的电源与信号设计变得更加具有挑战性，必须在高功耗、高速运行的数千个I/O中抑制相邻信道间的串扰。由于硅中介层上互连设计复杂度很高，早期多芯片布局可行性分析的重要性凸显。通过在早期识别设计参数的物理限制，对一组选定参数进行扫描以寻找“甜点”（sweet spot），能够为HPC应用的电源/信号完整性（Power Integrity/Signal Integrity, PI/SI）设计优化探索出巨大的解决方案空间。早期设计研究的缺失可能导致硅产品定版时成本显著增加。因此，本研究聚焦于在考虑硅中介层电气特性的前提下，实现HBM2E IP的系统级电源完整性和信号完整性的设计方法。
研究流程与详细工作
本研究遵循两条并行的主要技术路线：一是HBM2E IP的信号完整性使能，二是HBM2E IP与核心IP的电源完整性使能，最后将两者统一到系统级PDN优化中。
一、HBM2E IP的信号完整性使能
HBM2E的数据速率达到3.2 Gbps，比现有HBM2的2.4 Gbps带宽提升近30%，但封装外形变得更短更宽，导致逻辑芯片与HBM芯片之间的微凸点距离增加了约1 mm，同时单位间隔（UI）缩小了30%。信号在四层金属垂直堆叠的硅中介层上传播，由于采用成熟的硅工艺，信号线几何尺寸远小于传统有机封装基板，因此信号损耗更高，且并行信令结构导致相邻线间串扰更为显著。
硅中介层堆叠结构的确定：中介层的金属层厚度和介质层高度直接关系到工艺成本和信号质量。研究以现有HBM2接口的堆叠配置（如表1中的Option 0）为基准，通过一系列仿真案例改变金属厚度和介质层高度。在多种选项中，Option 5展现出最佳信号质量特性，最终被选为最优堆叠配置。
接地结构的确定：硅中介层设计必须满足硅制造工艺中的金属密度设计规则，不允许形成连续的接地平面。因此，必须在保证信号完整性的前提下实现高质量接地。电阻由物理结构决定，但电容取决于信号和接地的版图布局。为了减少信号损耗，需要降低自电容；为了抑制串扰，需要减小耦合电容。由于同时满足二者的版图配置很难实现，研究通过实验分析在传输效应和串扰效应之间权衡。比较了两种接地模式：信号间的接地和信号下方的接地。广泛的分析表明，在信号间放置接地结构相较于信号下方放置接地，其在信号损耗和耦合效应之间的权衡更优，因此选择了该方案。
HBM2E接口的信号布线指南：HBM信令结构共包含8个通道，每通道约含200个信号，其中128个为DQ信号，其余包括WDQS、RDQS、DM、DBI、ADD、CLK等。128个DQ信号被划分为多个32位DQ块，其余块和通道信号以相同格式按凸点图配置。在32位DQ块的基础上，所有块需要恰当布线，并根据布线空间和过孔插入的物理限制确定信号间距。通过改变信号线宽和间距进行多种分析，找到了确保最佳SI特性的参数组合。此外，还分析了在信号间是否需要加入接地屏蔽线，仿真结果明确了接地屏蔽对信号质量的改善效果。
二、HBM2E IP的电源完整性使能
HBM2和HBM2E在电源域方面具有相同的1.2 V电压等级，包括SoC IO的VDDQ、HBM IO的VDDQ以及HBM核心的VDDC。虽然两者均将VDDQ和VDDC分开设计，但由于VDDC域的去耦电容比SoC IO VDDQ域更大，因此在分析PI特性时需重点考虑VDDC域的影响。
VDDQ域电压纹波规格的确定：HBM2E相关的VDDQ/VDDC电源最小电压值（Vmin）在JEDEC标准数据手册中已有明确规定，但IP开发者仍需为IO VDDQ域定义详细的电压规格。该规格需涵盖占空比/抖动噪声容限、TCH/TCL条件以及相应预算内的去耦电容值。研究通过如图8所示的IO方案，向IO引入频率和电压纹波电平可调的单音噪声进行仿真，最终基于分析结果确定了容许的峰-峰值电压纹波（Vpp）。
SoC IO VDDQ域去耦电容需求确定：基于已确定的Vpp规格，对图10所示的多种PDN情形进行电压纹波分析。分析假定在一颗HBM的DQ情况下，DBI选项开启时最大数量的IO同时操作。所考虑的情形包括：（1）所有电源域合并；（2）所有电源域独立分开；（3）VDDQ域合并但VDDC域分开。结果发现，在同一PDN条件下，所有电源域合并时电压纹波最低。尽管结果会受系统级PDN（板/封装）特性影响，但大多数情况下，满足Vpp规格所需的SoC IO VDDQ域去耦电容值均大于参考值（A）。该分析基于一颗HBM，当HBM2E连接数量增加至2颗或4颗时，需进行额外分析以确定所需的去耦电容值。
三、高功耗IP的系统级PDN使能
为了在早期设计阶段优化系统级PDN并估算各组成部分的目标PDN参数，研究构建了如图11所示的系统级PDN分析简化原理图，涵盖CPU、NPU和GPU等核心PDN。
初始参数与模型库建立：基于前代技术提取的模型参数建立初始模型库。片上去耦电容根据目标IP面积，利用库中单位面积电容值进行估算。电流场景则采用两种方式：一是使用片上工具如PTPX提取的微秒级向量场景，包含空闲到运行操作；二是基于空闲模式和运行模式间的初始估算功率，使用简化的最坏情况场景，包含PDN谐振时的空闲-运行转换或迭代操作。后者能在早期分析不同系统PDN条件下，空载-运行转换时的di/dt效应以及PDN谐振对电压降的影响。
中介层与封装参数估算：对于中介层，核心PDN的主要寄生参数为硅通孔（TSV）的有效电感，该电感可根据C4凸点数量从预提取数据库中估算。利用此数据库，还能通过系统PDN优化提取中介层目标电感，进而估算所需C4凸点数量。对于封装模型，从C4凸点到焊球的有效电感基于焊球数量和封装厚度估算。所需封装焊球数量则通过板上不同过孔条件下的有效过孔电感库和连接封装焊球与去耦电容的过孔目标电感来估算。图14展示了简化板级模型，板级有效电感由连接焊球至去耦电容的过孔电感和当去耦电容数量足够时的电容有效电感组成。通过提取目标板级电感，可估算出所需焊球数量。
PMIC特性与去耦电容优化：电源管理集成电路（PMIC）的两个主要特性是补偿IR压降的反馈功能（可用反馈电感建模）以及电流供应能力。研究发现，使用真实PMIC的系统级电压降比使用理想电压源时更大，原因是实际电流供应能力有限。PMIC的电流供应能力可采用Verilog-A模型实现。利用系统级PDN简化原理图和估算的初始参数，在早期设计阶段即可通过系统级PDN优化提取封装上最优的去耦电容组合。图16展示了采用4种不同值的26个封装去耦电容的各种组合下的PDN阻抗峰值和电压降。结果显示，去耦电容组合的不同会导致PDN阻抗峰值和电压降产生巨大变化，因此必须在早期阶段进行“假设分析”（what-if analysis），以确定在最优电容数量和组合下能达到的最低系统级电压降性能。
主要结果与结论
通过上述全面的仿真分析，研究成功地使HBM2E IP在最高3.2 Gbps的数据速率下稳定运行，并实现了高功耗核心IP的可靠供电。具体而言，信号完整性方面，通过优化中介层堆叠厚度（选定Option 5）、采用信号间接地布局以及确定最佳信号线宽/间距和接地屏蔽方案，满足了包含电源噪声和串扰效应在内的眼图张开标准。电源完整性方面，通过确定电压纹波规格、评估不同PDN配置下的去耦电容需求，并结合系统级PDN优化，在允许的成本预算内确定了去耦电容的最优放置位置和数量，有效控制了凸点处的电压降。此外，该分析还带来了减少电源域、焊球数量和封装层数的效益，进一步降低了成本。最终证明，面向HPC平台应用的PI/SI设计需要一种综合策略，将HBM IP和核心IP在紧凑的封装形式上协同设计，而本研究提出的高效方法论成功应对了所有挑战。
研究亮点与价值
本研究的创新与价值主要体现在以下几个方面：第一，提出了一套从芯片、中介层、封装到板级的完整系统级PI/SI协同分析与设计方法论，尤其针对HBM2E IP和高功耗核心IP并存的复杂HPC平台。第二，在早期设计阶段即引入了基于简化模型和参数扫描的“假设分析”，通过估算目标电感和阻抗，提前锁定去耦电容组合、焊球和凸点数量等关键设计参数，显著降低了后期修改带来的成本风险。第三，在信号完整性方面，系统性地比较了不同中介层堆叠、接地结构和布线参数对信号眼图的影响，并提出了实用的设计指南。第四，在电源完整性方面，通过对比不同电源域合并与分离方案对电压纹波的影响，以及研究PMIC供电能力对电压降的作用，为电源域划分和去耦电容部署提供了量化依据。该研究不仅对高带宽存储接口的设计具有直接指导意义，也为更广泛的高性能计算芯片的PI/SI设计提供了可借鉴的早期优化框架。