学术研究报告：65纳米CMOS工艺下66Gb/s 3抽头判决反馈均衡器的设计技术

作者及发表信息
本研究的作者为Yue Lu（IEEE学生会员）和Elad Alon（IEEE高级会员），两人均来自加州大学伯克利分校Berkeley Wireless Research Center。研究成果发表于2013年12月的《IEEE Journal of Solid-State Circuits》（第48卷第12期）。

学术背景
随着芯片间I/O带宽需求的持续增长，未来需要单通道40Gb/s以上的数据传输速率。判决反馈均衡器（Decision Feedback Equalizer, DFE）是高速链路中消除码间干扰（ISI）的关键模块，但其反馈环路的时间约束随速率提升而愈发严峻。传统“环路展开”（loop-unrolling）架构虽能缓解第一抽头的时序压力，但会导致后续抽头复杂度指数级增长，且能效难以满足40Gb/s以上多抽头DFE的需求。为此，本研究提出了一种闭合环路架构，通过三项关键技术突破，在65纳米CMOS工艺下实现了66Gb/s、46mW（0.7pJ/bit）的3抽头DFE设计。

研究流程与方法
1. 时序约束分析与架构选择
- 研究首先分析了多抽头DFE的时序限制，指出第一抽头的闭合环路是设计瓶颈。传统环路展开架构虽能放宽第一抽头约束（如公式2所示），但会引入多路选择器（mux）延迟，恶化后续抽头时序（公式3 vs. 公式4）。
- 通过对比闭合环路与环路展开的时序模型，提出直接闭合第一抽头的设计方向。

1. 三项关键技术优化

   • 优化1：合并锁存器与求和器（merged latch/summer）
     将传统DFE中串行的“求和节点模拟信号建立”与“锁存器放大”过程并行化（图4），时序约束从( t{settle} + t{pd,FF} )优化为仅需( t_{pd,latched-summer} )（公式5）。
     
   • 优化2：降低锁存器增益（reduced latch gain）
     通过减小锁存器输出摆幅至仅需驱动反馈对管进入非线性区（( V_{clip} = 280mV )），并前置增益级（增益1.3）维持输入灵敏度，使锁存器延迟降低至16ps（0.75 FO4延迟）。
     
   • 优化3：动态锁存器设计（dynamic latch）
     采用动态锁存器（图7a）替代传统CML锁存器，其自负载电容更低，在低增益（总增益4）场景下功耗仅为CML方案的1/2（图8b）。
     

2. 噪声分析与增益权衡

   • 建立了DFE噪声传播模型（图9），量化锁存器输出摆幅与噪声增强的关系。当输出摆幅( V_{out} = 350mV )时，噪声仅增加10%（图11b），验证了低增益设计的可行性。
     

3. 完整3抽头DFE实现

   • 第一抽头采用动态锁存合并设计，第二、三抽头通过连续时间求和器（CTS）实现（图15）。
     
   • 时钟分布网络（图17）利用巴伦（balun）生成多相位时钟，并通过AC耦合调节NMOS偏压。
     

主要结果
1. 性能指标
- 测试芯片在66Gb/s速率下功耗46mW（1.2V供电），能效0.7pJ/bit，可均衡1.7倍于光标幅度的ISI（表I）。
- 测量结果显示，输入眼图完全闭合时（图21a），DFE输出眼图清晰张开（图21b），误码率测试验证了0.6UI的无误码窗口（图23）。

1. 关键验证
   
   • 反馈对管特性测试（图22）证实70mV输入即可驱动其进入非线性区，支持低增益设计。
     
   • 动态锁存器在30Gb/s以上泄漏引起的幅度下降可忽略（图12），复位开关（图13b）将采样孔径缩短至1.5–2ps。
     

结论与价值
本研究通过闭合环路架构与三项创新技术，首次在40Gb/s以上速率实现了能效低于1pJ/bit的多抽头DFE，突破了传统环路展开架构的能效瓶颈。其科学价值在于：
1. 提出低增益锁存器设计理论，量化了噪声增强与摆幅的权衡关系；
2. 动态锁存器的应用为近工艺极限速率的低功耗电路设计提供了新思路。
实际应用中，该设计可服务于下一代高速SerDes、光通信接口等场景。

研究亮点
1. 方法创新：合并锁存器与求和器、动态锁存器设计均为领域内首创；
2. 性能突破：66Gb/s速率下能效较同类设计提升30%以上（表I对比）；
3. 理论贡献：建立了DFE噪声传播的定量分析框架（图9–图11）。

其他价值
附录I对比了动态锁存与CML锁存的功耗-速率关系，为高速低增益电路设计提供了普适性优化方法。测试芯片的紧凑布局（30μm×55μm）亦展示了寄生参数控制的重要性。