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学术报告：低温至深低温下MOSFET阈值电压的物理模型

主作者、机构及出版信息

本文的主要作者包括 Arnout Beckers、Farzan Jazaeri、Alexander Grill、Subramanian Narasimhamoorthy、Bertrand Parvais 和 Christian Enz，其作者隶属于以下研究机构：Ecole Polytechnique Fédérale de Lausanne、imec、KU Leuven、Vrije Universiteit Brussel。此外，这项研究成果发表在 IEEE Journal of the Electron Devices Society（JEDS）上，稿件接收日期为2020年3月10日，录用日期为2020年4月6日，并于2020年4月22日首次在线发表。

研究背景

研究领域主要涉及MOS场效应晶体管（MOSFET）在低温及深低温条件下的阈值电压（Threshold Voltage, Vt）物理建模。随着半导体器件在低温及量子计算中的广泛应用，理解深低温下MOSFET的特性对于电路的设计和模型优化显得尤为重要。

现有研究表明，当温度降低时，MOSFET的阈值电压会增加，并在深低温（约50K左右）趋于饱和。然而，这一温度依赖行为受到费米能级、掺杂剂冻结效应（dopant freezeout）、带隙宽化（Bandgap Widening）及界面陷阱（interface traps）等因素综合影响。特别是在低温下，界面陷阱对阈值电压的影响被认为是关键因素。此外，PMOS器件的阈值电压在深低温下表现出一种非饱和行为，这种现象尚未完全被解释。本文旨在系统分析这些因素，并提出阈值电压的物理模型以解释实验观测结果。

研究的核心目标包括：(1) 建立能描述4.2K深低温条件下MOSFET Vt行为的物理模型；(2) 分析并量化不同物理效应（如掺杂剂冻结、带隙宽化及界面陷阱）对阈值电压的影响；(3) 验证PMOS器件特异行为的潜在原因。

研究流程及方法

1. 实验装置与测量对象

实验对象为28nm CMOS工艺制备的nMOS和pMOS大尺寸器件（W/L比10µm/1µm），其工艺采用高-K金属栅电极（High-K Metal Gate）。实验在 Lakeshore CRX-4K 深低温探针台上完成，温度范围从4.2K至300K，步进为25K。探测系统由 TU Wien 设计的数据采集系统支持。

2. 实验过程

（1）传输特性测量
通过改变栅电压、源漏电压（|Vds|=10mV）测量nMOS与pMOS器件在不同温度下的传输特性曲线。

（2）跨导特性
测量跨导（gm）随温度的变化曲线，并提取gm最大值，以分析温度对器件性能的影响。跨导的数据采用平滑处理以克服低温实验中的测量噪声。

（3）阈值电压提取方法
本文综合使用两种方法提取Vt：（i）恒流法（Constant Current, CC），将栅电压在恒定电流点定义为阈值电压；（ii）最大跨导法（max(gm)），通过线性外推gm最大点的电流获取Vt。恒流法采用1nA的提取电流。

（4）温度依赖性分析
深入分析Vt的不同贡献，包括费米能级状态、掺杂剂冻结效应、界面陷阱分布等。

3. 理论建模

提出一个物理模型，综合阐释MOSFET在低温下的阈值电压变化。模型基于以下公式： [ Vt_0 = ψ’s + Φ{ms} + γ\sqrt{ψ’s} - \frac{qQ{it}}{C_{ox}} ]
其中包括物理参数：表面势能、界面陷阱电荷密度及氧化层电容。本文首次引入均匀分布与高斯分布两种界面陷阱模型，并通过误差函数定量评估其对阈值电压的影响。

4. 数据分析

对实验数据进行对比分析，探索模型参数对PMOS器件的影响，并进行模型验证。

核心实验结果

1. 温度变化对阈值电压的影响

nMOS器件的Vt随温度降低逐渐增大，并在低温区域（50K以下）趋于饱和。然而，PMOS器件表现出不同的行为，其Vt在深低温下呈现非线性增加，并未显示显著的饱和趋势。

2. 掺杂剂冻结效应

掺杂剂冻结会导致费米能级位置的微小偏移，从而略微降低Vt。实验与模型均表明，该效应不会显著改变Vt的整体温度变化趋势。

3. 带隙宽化效应

带隙从1.12eV（室温）扩大至1.16eV（4.2K），使Vt在低温范围内有小幅度增加。

4. 界面陷阱效应

实验验证了在带边（Band Edge）附近引入高斯分布的接口状态密度（Dit），能够更加准确地解释低温区Vt的实际变化特点。

5. PMOS特异性

PMOS器件的非饱和行为无法单纯用掺杂剂冻结或界面陷阱效应解释。作者推测原因可能来源于工艺差异（例如栅结构或应变效应），并在模型中采用经验参数（Cox温度依赖性）实现拟合。

研究结论及意义

本文系统研究了深低温下的MOSFET Vt模型，通过实验与理论方法揭示了Vt在低温范围的变化机理。研究表明： 1. Vt的主要温度依赖性来源于费米电位； 2. 掺杂剂冻结和带隙宽化对结果的定量影响较小； 3. 界面陷阱（特别是高斯分布的陷阱态）具有显著影响。

此模型为深低温CMOS工艺优化及量子计算电路设计提供了理论基础，对未来商业CMOS技术的可靠性建模及应用策略具有重要价值。

研究亮点

1. 实验条件优化：首次利用深低温探针台和特定测量系统，在4.2K下全面表征28nm CMOS器件。
2. 理论模型创新：高斯分布的界面陷阱模型与误差函数表达式的引入，大幅提高对实验数据的预测能力。
3. PMOS研究突破：明确指出PMOS特异性需进一步研究，并提出可能原因。

展望

未来研究可进一步探索PMOS器件在不同栅电极材料或量子效应占优场景下的性能优化。同时，本研究的成果将助力于发展针对深低温环境的电路与系统设计，特别是在量子计算、空间探索等先进应用领域。