新型低功耗WSe₂ 1T1R存储单元：突破冯·诺依曼瓶颈的单片3D集成解决方案
作者及发表信息
该研究由新加坡国立大学（National University of Singapore）电气与计算机工程系的Maheswari Sivan、Yida Li*（通讯作者）等团队主导，发表于*Nature Communications*期刊（2019年10月，DOI: 10.1038/s41467-019-13176-4）。
学术背景
研究聚焦后冯·诺依曼架构下逻辑与存储器的单片3D集成，旨在解决传统计算架构中数据传输的“内存墙”问题。二维材料（2D Materials, 2DMat）因其低热预算（low thermal budget）和优异电学特性成为理想候选。其中，WSe₂（二硒化钨）具有高载流子迁移率和可调控的极化特性，但其晶体管性能受限于接触电阻和界面散射。本研究首次提出了一种低温混合集成方案，结合单晶WSe₂场效应晶体管（FET）与溶液处理的WSe₂阻变存储器（RRAM），实现高性能1T1R（1-transistor-1-resistor）存储单元。
研究流程与方法
1. WSe₂晶体管性能优化
- 对象与处理：采用机械剥离法制备多层WSe₂薄膜，通过远程等离子氧化（remote plasma oxidation）在接触电极下方选择性生成WO₃层。
- 关键创新：
- 开发自限性氧化技术：在室温下形成2.2 nm非晶WO₃，显著降低肖特基势垒（Schottky barrier height, SBH）至25 meV，同时提升空穴迁移率至230 cm² V⁻¹ s⁻¹（较未处理样品提高76倍）。
- 后接触氧化策略：氧化后电极下方WO₃厚度（1.7 nm）低于沟道区域（2.2 nm），减少隧穿电阻。
- 表征手段：透射电镜（TEM）验证WO₃厚度；拉曼光谱和X射线光电子能谱（XPS）分析显示无晶格损伤，且WO₃作为空穴注入层稳定存在。
2. WSe₂阻变存储器制备
- 溶液处理工艺：通过气溶胶喷印（aerosol jet printing）沉积多晶WSe₂薄膜（厚度~400 nm），形成Ag/WSe₂/Ag结构的RRAM。
- 性能优势：
- 无forming操作：在±1 V电压下实现双极性开关（bipolar switching），单比特切换能耗低至2.6 pJ。
- 缺陷主导机制：硒空位（Se vacancies）诱导的细丝导电路径（filamentary switching）被证实为非金属离子迁移机制（通过碳电极对比实验排除Ag离子干扰）。
3. 1T1R集成与电路设计
- 混合集成：将高性能WSe₂ FET与RRAM共集成于同一芯片，验证存储单元功能。
- 建模与优化：通过BSIM-IMG模型校准晶体管行为，提出垂直堆叠纳米片沟道（stacked nanosheet channels）方案，将单元面积压缩至<0.01 μm²且支持100 μA复位电流。
主要结果与逻辑关联
- 晶体管性能突破：WO₃界面工程使FET导通电流提升100倍，接触电阻降至4.3 kΩ·μm，为驱动RRAM提供充足电流（图2）。
- RRAM低功耗特性：多晶WSe₂的缺陷态实现无forming操作，切换电压 V，耐久性达90次循环（图3）。
- 1T1R协同工作：集成后存储单元开关电压升至1.7 V（因FET分压），但通过堆叠沟道设计可补偿电流损失（图4-6）。
结论与价值
- 科学价值：
- 首次实现全WSe₂基1T1R存储单元，为单片3D集成提供低温工艺范本。
- 揭示了WO₃界面调控对2D材料器件性能的决定性作用。
- 应用前景：
- 适用于高密度嵌入式存储（如存内计算、神经形态芯片），突破传统硅基技术热预算限制（<400°C）。
- 垂直堆叠设计可将存储密度提升至亚0.01 μm²级别。
研究亮点
- 材料创新：单晶（逻辑）与多晶（存储）WSe₂的异质集成，兼顾高性能与低功耗。
- 工艺突破：室温等离子氧化技术兼具高效性与CMOS兼容性。
- 设计前瞻性：通过器件-电路协同设计，预测了纳米片堆叠架构的规模化潜力。
其他重要内容
- 缺陷工程：溶液处理的WSe₂中可控缺陷密度是RRAM低电压开关的关键。
- 热预算兼容性：全流程低温工艺（<250°C）与铜互连（Cu interconnect）技术兼容，可直接集成于现有芯片后端。
（注：文中专业术语如“阻变存储器（RRAM）”、“气溶胶喷印（aerosol jet printing）”等在首次出现时标注英文原词。）