一种创新的级联滑动块判决反馈均衡器用于高速有线接收机

本文向您介绍一篇发表于2023年10月《IEEE Transactions on Circuits and Systems—I: Regular Papers》第70卷第10期，标题为《Precursor ISI Cancellation Sliding-Block DFE for High-Speed Wireline Receivers》的研究论文。该研究的主要作者是来自加州大学伯克利分校伯克利无线研究中心的Kunmo Kim和Ali M. Niknejad，伯克利人工智能研究所的Suhong Moon，韩国汉阳大学的Jaeduk Han，以及Blue Cheetah Analog Design公司的Elad Alon。

本研究的学术领域属于高速有线通信集成电路与系统设计，特别是针对SerDes接收机中数字信号处理领域的非线性均衡技术。研究的背景源于数据中心网络流量的指数级增长对高速有线收发器设计的迫切需求。当前，200 Gbps以上的收发器设计正在探索中，目标是在未来几年内部署100+ Tbps的网络交换机。然而，实现如此高的数据速率面临多重挑战：更高的数据速率会增加信道引起的码间干扰（Intersymbol Interference, ISI）和因带宽扩展带来的热噪声功率；同时，先进IC封装、射频连接器和低损耗介电材料的发展相对缓慢，给IC设计者带来额外负担。为限制热噪声和信道损耗，业界广泛采用多电平脉冲幅度调制（M-ary PAM）来提高频谱效率，但这导致了ISI的相对放大和垂直眼图的闭合，从而限制了收发器设计所能达到的信号与干扰加噪声比（SINR）和比特误码率（BER）。

传统的SerDes接收机通常使用前馈均衡器（Feed-Forward Equalizer, FFE）和判决反馈均衡器（Decision Feedback Equalizer, DFE）的组合来消除信道ISI。但FFE作为线性均衡器，在均衡ISI的同时会放大噪声，降低信噪比（SNR）。虽然近期Bailey等人提出的滑动块DFE（Sliding-Block DFE， SB-DFE）能在数字信号处理（DSP）域实现多抽头DFE而无须担心时序约束，但它只能均衡后置ISI，对于信道脉冲响应中通常占主导地位之一的前置ISI（尤其是第一前置ISI）仍无能为力。传统上需要使用FFE来处理前置ISI，但其固有的噪声放大问题限制了系统可达到的SINR上限。

因此，本研究的主要目标是：提出一种新的非线性均衡器结构，能够在不引入噪声放大的前提下，均衡包括前置和后置在内的整个ISI跨度。具体来说，本研究旨在开发一种级联SB-DFE架构，以非线性方式有效消除前置ISI，并提供全面的统计分析框架，以准确评估其均衡能力、延迟和稳态BER性能，并与现有方案进行对比。

研究的工作流程主要分为理论架构设计、统计建模与分析、以及仿真验证三个主要部分。

第一，理论架构设计与创新： 本研究提出的核心解决方案是“级联滑动块DFE”。其概念基础源于使用有限个FIR滤波器阵列来近似IIR滤波器的思想。具体架构如图2所示，包含两条数据路径： 1. 第一路径： 与传统设计类似，包含一个FFE和一个SB-DFE。FFE用于均衡前置ISI，SB-DFE用于均衡后置ISI。但此路径中的FFE仍会带来SNR恶化。 2. 第二路径： 这是本研究的创新所在。该路径以第一路SB-DFE的均衡输出作为其“种子”（即初始判决），并以未经均衡但经过先进先出（FIFO）缓冲器延迟的ADC输出样本作为其输入。通过设置超过第一路径处理延迟的FIFO延迟，第一路SB-DFE的输出可以被视为对未来符号的可靠（低BER）估计。第二路径的关键改进在于其SB-DFE的结构：每个流水线级的加法器接收的是来自FIFO中不同深度的ADC样本（图3b），这使得第二路SB-DFE能够利用来自第一路径的、关于“未来”符号的可靠判决，来非线性地消除当前符号所受到的前置ISI。由于第二路径完全避免了第一路径中FFE的噪声放大效应，因此在相同输入SINR下，其BER有望低于FFE+SB-DFE配置。该架构可扩展以均衡多个前置ISI分量（图4），硬件复杂度远低于此前基于环路展开（loop-unrolled）的非线性前置ISI均衡器（图1），且其复杂度随调制电平（M）和抽头数线性增长。

第二，统计建模与分析框架： 为了准确评估和指导SB-DFE（包括传统型和提出的级联型）的设计，本研究发展了一套改进的统计分析框架。 1. 多变量马尔可夫链（Multi-variable Markov Chain）分析稳态BER与差错传播： 针对传统马尔可夫链分析在存在残余ISI时准确性下降的问题，本研究引入了多变量马尔可夫链。该模型不仅考虑DFE寄存器中的差错状态，还将发送符号序列及其符号极性纳入状态定义（公式2, 3），从而能够精确刻画残余ISI（包括前置ISI）对DFE差错概率和传播的影响。状态数由公式4给出。基于此模型，可以计算稳态BER。 2. DFE突发差错分析： 基于聚合后的马尔可夫链状态转移图（如图6所示的3抽头DFE示例），本研究推导了突发差错（一连串连续错误）概率和期望长度的闭合形式表达式（公式5-15）。定义q_b为发生长度为b的突发差错的概率，q_sum为发生非零长度突发差错的概率，BER为总误比特率，则平均突发差错长度B = BER / q_sum。这提供了一个统一的模型来分析DFE差错传播特性。 3. SB-DFE第一阶段的BER收敛分析： SB-DFE的操作分为两个阶段：第一阶段，BER随着信号通过多个判决器而指数下降；第二阶段，BER达到稳态。第一阶段的分析具有挑战性，因为其非平稳性。先前研究使用差错传播因子（EPF）来估计BER下降斜率，但在高插入损耗信道下可能不准确（图7）。本研究通过观察发现，第一阶段的BER因子（BER_factor(k) = BER_k / BER_{k-1}）在经过最初几个判决器（通常k=3或4）后便会稳定（图8）。因此，研究提出了一种统计分析框架（算法1及其流程图图9），通过枚举可能的发送符号序列、种子寄存器状态组合，并考虑噪声分布（Q函数，公式17），来精确计算前几个判决器的BER，进而得到稳定的BER因子。该方法比冗长的时域仿真更高效，为确定SB-DFE所需的判决器数量（即延迟）提供了准确的设计指南。 4. 第二级SB-DFE的动态分析： 分析了级联结构中第一路与第二路SB-DFE之间的动态关系。仿真表明（图10），第二路SB-DFE的稳态BER受第一路SB-DFE的BER影响。进一步实验揭示（图11），当两路SB-DFE的ISI环境和抽头系数相同时，或当它们的差错传播特性一致时，第二路的稳态BER与第一路的种子BER无关。因此，最优的连接方式是将已达到稳态BER的第一路SB-DFE判决器输出作为第二路的种子，以最小化第一路差错传播特性对第二路动态的干扰。分析还指出，第二路SB-DFE通常在三到四个判决器内达到稳态，因此同样可采用第一阶段的分析方法进行建模。

第三，仿真验证与对比研究： 本研究在PAM-4调制、信道损耗-20 dB、ADC为6比特的设置下（系统框图见图12），进行了时域仿真，比较了所提级联SB-DFE与多种现有方案的性能。 1. 与MMSE-DFE对比： 最小均方误差DFE（MMSE-DFE）通过联合优化FFE和DFE抽头，能获得在FFE+DFE结构下的最优BER性能。仿真发现，基于MMSE-DFE的SB-DFE虽然稳态BER更低（图14），但其BER收敛速度很慢，且当信道损耗增加时，可能因FFE引入过大的后置ISI（h1）而导致BER根本不收敛（图15讨论了h1系数对收敛的影响）。相比之下，所提的级联SB-DFE（第一路使用MMSE-LE准则的FFE，第二路进行非线性前置ISI均衡）能够达到与MMSE-DFE相近的低BER（图16，17的浴缸曲线），同时显著降低了延迟并避免了收敛性问题（图14紫色曲线）。 2. 与MLSE（最大似然序列估计）对比： MLSE是性能更优的均衡技术，但其复杂度和功耗随抽头数指数增长，实际应用中通常限于2-3抽头。仿真比较了在FFE和SB-DFE基础上增加2抽头或3抽头MLSE的方案（图18）。结果显示（图19，20），在低中SNR区域，级联SB-DFE与2抽头MLSE性能相当；在高SNR区域，2抽头MLSE更优，而3抽头MLSE性能最佳。尽管如此，考虑到级联SB-DFE在复杂度和延迟上的显著优势（其复杂度线性增长），它成为在开销受限情况下替代MLSE的有力候选方案。

本研究的主要结论是：提出了一种可用于DSP域、能够均衡整个ISI跨度的非线性均衡器——级联SB-DFE。该架构是SB-DFE的扩展，不受DFE环路时序限制，硬件复杂度随PAM调制电平和抽头数线性缩放。研究同时提供了一套完整的统计建模框架，包括用于分析残余ISI下稳态BER和差错传播的多变量马尔可夫链、用于分析突发差错的闭合表达式、以及用于精确估计SB-DFE第一阶段BER收敛行为的分析方法。仿真验证表明，级联SB-DFE能够实现与MMSE-DFE相媲美的低BER，且延迟和硬件开销显著更低；同时，在与MLSE的对比中，它展示出在性能与复杂度之间良好的折衷，是下一代高速SerDes设计中一个具有吸引力的非线性均衡解决方案。

本研究的亮点和价值在于： 1. 架构创新： 首次提出并详细描述了能够非线性消除前置ISI的级联SB-DFE结构，巧妙利用第一路径的可靠判决作为第二路径的“未来”信息，避免了传统FFE的噪声放大问题。 2. 理论贡献： 发展了一套更为精确和通用的DFE/SB-DFE统计分析框架，特别是多变量马尔可夫链模型和针对SB-DFE非平稳第一阶段的新型分析算法，为均衡器设计提供了坚实的理论指导和量化设计工具。 3. 实用性与前瞻性： 所提方案直接面向下一代高速（200+ Gbps）有线通信的挑战，解决了高阶PAM调制下ISI管理的关键瓶颈。其线性增长的硬件复杂度使其非常适合在先进CMOS工艺节点上实现，为设计高谱效率、高可靠性的SerDes链路提供了新的关键技术路径。 4. 全面深入的对比分析： 不仅与传统的MMSE-LE+ZF-DFE比较，还与理论上更优的MMSE-DFE和MLSE进行了详尽的性能对比，明确了所提方案的性能定位和适用场景，对系统工程师具有很高的参考价值。

总而言之，这项研究在高速有线接收机均衡技术领域做出了实质性的推进，通过创新的电路架构和深入的理论分析，为应对未来数据中心的极端带宽需求提供了有力的技术备选方案。