本研究由韩国Konkuk大学电气与电子工程系的Yeji Lee、Wonyeong Jang、Kyungbae Kwon、Jihun Park、Changhyun Yoo与Jongwook Jeon，以及三星电子创新中心的Jeesoo Chang合作完成，发表于2022年8月的《IEEE Access》期刊（DOI: 10.1109/ACCESS.2022.3195506），标题为《基于路径查找工艺设计套件的3纳米技术节点互连RC效应研究》。研究聚焦半导体工艺中互连寄生电阻电容（RC）对3纳米节点电路性能的影响，并获得韩国国家研究基金会（NRF）资助。

学术背景

随着半导体工艺进入纳米尺度，前端工艺（Front-End-of-Line, FEOL）技术（如环绕栅极晶体管GAA-FET）的进步使得中端（Middle-of-Line, MOL）与后端互连（Back-End-of-Line, BEOL）的寄生效应成为制约电路性能的关键因素。特别是3纳米节点下，互连RC导致的电路性能退化可能超过60%。本研究旨在通过开发路径查找工艺设计套件（Path-Finding PDK），量化FEOL、MOL与BEOL对电路性能的影响，并探索空气间隙（Air Spacer）工艺的优化潜力。

研究流程与创新方法

1. 前端工艺模型构建

   • 采用横向多纳米片场效应晶体管（(L)MNS-FET）作为FEOL器件，基于3D TCAD软件Sentaurus模拟其电学特性，通过BSIM-CMG模型库校准电流-电压（IV）与电容-电压（CV）曲线，确保符合3纳米节点的功耗-性能-面积（PPA）目标。
     
   • 关键创新：首次将量子约束效应、界面散射等物理模型集成至3纳米节点的TCAD仿真中，并通过7纳米硬件数据校准模型参数。

2. 中端与后端互连建模

   • MOL电阻提取：基于双重镶嵌工艺的3D结构（包含钛/氮化钛衬垫与钨导体），通过TCAD仿真电流密度与电势分布，量化接触尺寸缩放对电阻的影响（图3-4）。
     
   • BEOL电容优化：采用介电常数k=3.0的低k材料SiCOH，满足国际器件与系统路线图（IRDS 2020）的电容目标值（208 aF/μm）。
     
   • PDK开发：集成SPICE模型库、布局与原理图匹配（LVS）及寄生参数提取（PEX）功能，实现自动化分布式RC网络生成（图6）。

3. 电路性能分析

   • 基准电路测试：选用扇出数（FO）为1-3的反相器环振（INV RO）与28晶体管全加器（28T FA），通过后仿真量化寄生效应：
     
     • 在FO1 INV RO中，MOL电容（CMOL）导致速度下降54%，BEOL电容（CBEOL）导致速度下降32%（图7）。
       
     • 全加器电路后仿真中，延迟与功耗较前仿真增加超2倍，能量延迟积（EDP）恶化显著（图11）。
       
   • 空气间隙工艺验证：通过将间隔层介电常数从k=7降至1.65（空气占比50%），FO1 INV RO在等速度条件下功耗降低35%，全加器延迟减少20%（图13）。

核心结果与逻辑关系

• 寄生效应主导性：MOL与BEOL贡献超60%的电路性能退化，其中电容效应（尤其CMOL）影响远超电阻（图7-8）。
  
• 互连长度敏感性：线长（Lwire）达50倍接触多晶硅间距（CPP）时，BEOL导致的延迟占比超60%（图8b）。
  
• 空气间隙工艺优势：通过降低间隔层介电常数，显著改善CMOL，全加器的功率延迟积（PDP）与EDP分别降低32%与44%（图13b）。数据印证了低k介质工艺对纳米级电路优化的必要性。

研究价值与亮点

1. 科学价值：首次在3纳米节点定量解析FEOL-MOL-BEOL的协同影响，提出空气间隙工艺为RC优化的有效路径。
   
2. 技术革新：开发的Path-Finding PDK支持布局级精准RC提取，突破传统手动建模局限（对比文献[15][18]）。
   
3. 应用指导：为先进制程互连设计提供关键参数（如BEOL负载上限、低k材料选择），推动设计-工艺协同优化（DTCO）。
   

重要发现

• 电容效应优先性：相比降低电阻，优化介电常数对性能提升更显著。
  
• 工艺创新潜力：空气间隙工艺可无需改进FEOL器件结构即提升电路能效。
  
• 方法论突破：分布式RC网络模型较传统集总参数模型更精准（图8 vs. 文献[15]）。
  

其他价值

研究揭示了互连效应对复杂逻辑电路（如全加器）的倍增影响，强调未来节点需在工艺开发早期集成电路级评估（图11）。这一成果为三星、台积电等厂商的3纳米技术研发提供了实验依据与优化方向。