预布局阶段去耦电容分配用于电源噪声抑制与512点FFT核的性能分析 ——学术研究报告
作者与出版信息
本研究由Partha Mitra（印度S.D.E.T. – Brainware Group of Institutions电子与通信工程系）与Jaydeb Bhaumik（印度Haldia Institute of Technology电子与通信工程系）合作完成。该论文发表于2017年3月23日至24日在印度Kalyani举办的IEEE国际会议“2017 Devices for Integrated Circuit (DevIC)”，收录于会议论文集，页码341–345，电子版出版号为978-1-5090-4724-6/17/$31.00 ©2017 IEEE。
学术背景与研究动机
随着集成电路技术节点的持续微缩，电源分配网络（Power Distribution Network, PDN）的设计面临日益严峻的挑战。电源电压不断降低，而芯片电流需求却持续上升，导致PDN中的寄生电阻和电感引起的IR压降（IR drop）和同步开关噪声（L·di/dt噪声）变得极为突出。这些电源噪声直接影响信号完整性，进而损害电路的功能与性能。在深亚微米互补金属氧化物半导体（Complementary Metal–Oxide–Semiconductor, CMOS）工艺下，器件特征尺寸缩小、开关速度加快、集成密度增大，使得每芯片容纳的晶体管数量剧增，处理器运行频率也相应提升。根据国际半导体技术发展路线图（International Technology Roadmap for Semiconductors, ITRS）的预测，这种趋势将随着更高技术节点的演进而持续，导致PDN设计复杂度急剧上升。
在众多PDN优化技术中，去耦电容（Decoupling Capacitance, Decap）的放置已成为构建健壮的电源/地网络（P/G网络）的关键手段。去耦电容能够在瞬态大电流需求时为芯片提供本地电荷存储，抑制因封装电感和片上电阻引起的电压波动。然而，现有研究大多集中于布局后（post-layout）阶段的去耦电容优化，即假定存在空闲硅区供其放置。这种滞后性的设计方式限制了电路在早期设计阶段对噪声、功耗和延时的协同优化能力。因此，本研究试图将去耦电容的估算与分配提前至预布局（pre-layout）阶段，以期在电路物理实现之前获得合理的Decap预算，从而指导后续布局布线，实现性能、噪声与成本的最佳平衡。
在此背景下，作者选取512点快速傅里叶变换（Fast Fourier Transform, FFT）处理器作为测试电路。FFT是数字频谱分析、滤波器仿真、模式识别以及无线通信系统（如正交频分复用OFDM、数字音频广播DAB、数字视频广播DVB及无线局域网Wi-Fi 802.11等）的核心功能模块，具有广泛的应用代表性。据作者称，相关研究工作中尚缺乏针对FFT应用内核进行PDN执行时间与噪声抑制的分析，这使得该研究具有一定的开创性。研究的核心目标包括：（1）在预布局阶段基于电压降实现去耦电容估算与分配的计算机辅助设计（CAD）实现；（2）针对512点FFT处理器，在有与无Decap两种条件下，对电源噪声、功耗和传播延时进行对比分析。
详细工作流程
本研究提出了一套完整的CAD方法学，其基本流程可分为八个步骤，各步骤均在特定的EDA平台中完成，且使用了自有的模块化集成策略。
第一步，HDL功能模块的建模与验证。研究人员在Xilinx 14.4 ISE（集成综合环境）平台上，使用Verilog硬件描述语言（HDL）编写了构成512点FFT处理器的各功能模块及子模块。FFT架构包含多个算术运算单元、控制单元以及只读存储器（Read Only Memory, ROM）。代码完成后，利用Xilinx平台自带的ISim仿真器对各个模块进行功能仿真，以验证设计的逻辑正确性。这一阶段保证了所有模块在RTL（寄存器传输级）层次的功能准确性。
第二步，网表生成。将验证通过的Verilog代码导入Mentor Graphics公司的Leonardo Spectrum综合工具中进行逻辑综合。该工具将HDL描述映射为门级网表，并输出电路所用资源清单。生成的网表文件是进入ASIC设计流程的桥梁。
第三步，网表导入ASIC平台。将Leonardo Spectrum生成的网表文件导入Mentor Graphics的Pyxis Schematic平台。这是一个原理图级的全定制设计环境，允许研究者将门级或行为级模块作为符号进行调用与互连。
第四步，多核架构的模块互连。在Pyxis Schematic环境中，研究者将FFT处理器的各个功能模块、控制单元以及ROM作为独立的电路模块进行例化，并通过人工连线将其整合为一个完整的多核SoC（系统级芯片，System-on-Chip）架构。此处所提的“多核”是指FFT处理器内部由多个运算单元及控制器组成的复杂SoC结构，而非指单个芯片上存在多个独立的FFT内核。这一步形成了完整的FFT处理器原理图。
第五步，无Decap条件下的性能分析。在完成电路原理图构建后，利用Eldo模拟器（Mentor Graphics的SPICE级电路仿真器）对电路进行预布局阶段的仿真。仿真在0.18 μm CMOS工艺节点下进行，电源电压设定为1.8 V，时钟频率为1 GHz，吞吐率为每秒1G个采样点。在此条件下，提取了电路的主要性能指标：传播延时（即执行时间）、功耗以及电源噪声。此步骤为未添加任何去耦电容的原始状态，所得数据作为基线参考。
第六步，去耦电容值的估算。基于上一步获取的功耗数据，作者采用公式（2）对各模块所需的去耦电容值进行估算。该公式为：C_decap = 9P / (f·Vdd²)，其中P为芯片总功耗，f为时钟频率，Vdd为供电电压。此公式源自文献[18]，其假设允许的最大电压波动约为10%。由于本研究在预布局阶段进行，无法从物理版图中提取详细寄生参数，因此采用此种启发式算法进行早期估算具有实际意义。作者强调，该公式虽在布局后设计中被广泛使用，但将其引入预布局阶段并指导后续电容分配，正是该工作的一大新颖之处。
第七步，去耦电容的放置。根据公式计算出的各模块Decap值，在Pyxis Schematic原理图中，于每个模块的电源与地之间接入相应大小的理想去耦电容模型。放置原则是模块化分配，即每个功能模块都配备其对应的去耦电容预算，从而在电路级实现分布式噪声抑制。
第八步，带Decap条件下的性能分析。再次调用Eldo模拟器，在与第五步完全相同的工艺角、电压、频率条件下，对含去耦电容的FFT处理器电路进行仿真，重新提取传播延时、功耗及电源噪声数据。最终通过对比有、无Decap两种状态的性能变化，评估去耦电容分配策略的有效性。
在整个工作流程中，并无自研新设备或自行开发的算法，其主要贡献在于将现有成熟的EDA工具链与公式进行创新性组合，将传统上属于后端设计阶段的去耦电容分析提前至前端设计阶段，并通过模块化方法实现了面向FFT-SoC架构的定制化噪声抑制设计。
详细实验结果与分析
仿真结果从三个维度——传播延时（执行时间）、功耗和电源噪声——展现了去耦电容引入前后的变化，所有数据均在512点FFT内核上获得。
在延时与功耗方面，表I给出了定量数据。无Decap时，FFT处理器的执行时间为211.4 μs，功耗为159.2 mW。加入模块化分配的Decap后，执行时间延长至213.8 μs，功耗上升为162.5 mW。经计算，传播延时增加了约1.12%，功耗增加了约2.03%。虽然这两项指标均有轻微恶化，但增加的幅度极小。延时的微小增加可能源于去耦电容本身引入的额外容性负载，使电路节点的充放电时间略有延长；功耗的微小增加则可能归因于电容的漏电电流以及充放电过程中的动态能量耗散。从绝对值来看，这种代价对于获得噪声性能的大幅改善是完全可以接受的。
在电源噪声抑制方面，表II展示了关键成果。在0.18 μm工艺节点下，未放置Decap时，测得的电源噪声峰值为0.62 mV。而在加入经公式计算得到的Decap后，电源噪声降至0.386 mV。经计算，噪声被抑制了37.7%，降幅超过三分之一。这一结果有力地证明了基于模块化功耗数据、利用式（2）在预布局阶段进行Decap预算分配的有效性。该作者采用文献[16]中基于同步开关活动的去耦电容优化策略的思路，即通过合适的Decap值将峰值噪声降至可接受范围，而37.7%的实际抑制比说明所分配的电容预算精准适中，既没有因预算不足而无法有效滤波，也没有因预算过度而造成不必要的面积与功耗浪费。
综合来看，这三组数据之间存在紧密的逻辑递进关系。首先，无Decap的仿真提供了整个电路的直流工作点与瞬态特性基线。其次，基于该基线中的功耗数据，运用理论公式估算出能满足既定噪声抑制目标（约10%电压波动）所需的电容总量。然后，由模块功耗占比进一步细分到各模块的电容值，实现了模块化分配。最后，带Decap的仿真结果证实，这一预布局阶段的电容分配方案实际获得了37.7%的噪声抑制，而仅以1.12%的延时和2.03%的功耗增量为代价。这种以极其有限性能损失换取显著信号完整性提升的结果，正是该预布局方法价值的直接体现。同时，该结果也为未来在更小技术节点下进行早期PDN规划提供了参考基准。
结论与价值
本研究得出以下结论：通过在预布局阶段采用模块化的方法估算并分配去耦电容，能够有效抑制512点FFT处理器的电源噪声，同时将传播延时和功耗的增量控制在非常低的水平。具体而言，噪声降低了37.7%，而延时和功耗分别仅增加1.12%和2.03%。这表明所获得的Decap预算恰当，噪声得到了显著抑制。
该工作的科学价值在于：其一，首次将去耦电容的优化分析从传统的布局后阶段迁移至预布局阶段，为早期电源完整性设计提供了方法论参考；其二，针对FFT应用内核进行了PDN分析，填补了相关研究领域的空白；其三，通过实验数据明确了预布局Decap分配对性能各项指标的实际影响量级，为后续建模提供了经验依据。应用价值上，这种预布局分析方法能够指导设计者在ASIC开发的较早时期就做出更精确的规划，减少布局布线后的迭代次数，缩短设计周期。对于采用类似SoC架构、需要低噪声运行的应用（如移动通信基带处理器、数字电视解调芯片等）而言，该策略可以在不显著增加功耗和面积的前提下，提升电源网络鲁棒性。作者指出，该工作可作为PDN分析的基准，未来将进一步开展与现有后布局策略的详细对比分析。
研究亮点
本研究的突出亮点可归纳为以下方面。第一，创新性地将去耦电容预算的计算与分配落实在预布局阶段，与此前大量基于后布局空闲空间插入Decap的研究形成鲜明对比，赋予了设计早期阶段电源完整性优化的主动权。第二，所选测试电路——512点FFT处理器——是一个兼具典型性与复杂度的多核SoC应用内核，在此之前尚无公开文献对FFT核进行过包含延时、功耗与噪声的完整PDN预布局分析。第三，建立了一套完整的从RTL设计验证、逻辑综合到ASIC原理图级仿真、Decap估算与分配的分析链条，为业界提供了一个可重复的CAD实施范例。第四，所获结果提供了量化指标：37.7%的噪声抑制、仅1.12%延时增加和2.03%功耗增加，以具体数据证实了方法的优越性和实用性。第五，模块化分配策略使得Decap的部署与功能单元一一对应，便于设计管理与未来设计复用，此种粒度的预布局分配思想在SoC设计中具有推广潜力。
其他值得关注的内容
文中还对电源分配网络的物理层级进行了详细阐述，指出了板级、封装级和片上PDN在电阻性和电感性方面的差异：板级因平面厚而电阻低，片上因尺寸小而电阻高；电感特性则相反，封装级电感介于二者之间。作者明确声明本研究仅考虑片上PDN，并分析了IR噪声和L·di/dt噪声的成因。此外，作者引证了多种现有PDN优化技术，如拓扑优化、导线尺寸调整、片上电压调节等，并将本文提出的Decap部署方法置于该技术图谱中，体现了对领域进展的全面了解。最后，致谢部分提及该工作得到了印度理工学院Kharagpur高级超大规模集成电路设计实验室的支持，为研究的可信度增添了保障。这些内容为读者深入理解该工作的定位与前提假设提供了丰富的背景信息。