这篇文档属于类型a，即报告了一项原创性研究的学术论文。以下是针对该研究的详细学术报告：

作者及机构
本研究由Min-Woong Seo（IEEE会员）、Takehide Sawamoto、Tomoyuki Akahori、Tetsuya Iida、Taishi Takasawa、Keita Yasutomi（IEEE会员）及Shoji Kawahito（IEEE会士）共同完成。作者团队来自日本静冈大学（Shizuoka University）电子研究所和Brookman Technology公司。研究成果发表于2013年8月的《IEEE Sensors Journal》第13卷第8期。

学术背景
研究领域为CMOS图像传感器（CMOS Image Sensor, CIS）设计，聚焦于低噪声与宽动态范围（Wide Dynamic Range, WDR）性能的提升。背景需求源于监控、生物显微成像等应用场景对高动态范围（如>80 dB）和极低噪声（如电子均方根噪声）的严苛要求。传统CMOS传感器的噪声（如随机电报信号噪声RTS noise和1/f噪声）和动态范围受限问题亟待解决。本研究目标是通过创新像素结构和17位高精度模数转换器（ADC）设计，实现87.5 dB动态范围和1.1电子均方根噪声的性能突破。

研究流程与方法
1. 像素设计
- 高转换增益像素（HCG）：通过移除传输门（Transfer Gate, TG）与浮置扩散节点（Floating Diffusion, FD）间的耦合电容，优化FD结构，将转换增益提升至73.2 μV/e−。采用0.18 μm标准CMOS工艺，像素尺寸为7.1 μm×7.1 μm。
- 宽动态范围像素（WDR）：引入原生晶体管（native transistor）作为源极跟随放大器，降低RTS噪声。通过额外MOS电容（MOS cap.）降低转换增益（22.8 μV/e−），扩展动态范围。

1. ADC设计

   • 采用两级折叠积分/循环（folding-integration/cyclic）ADC架构，实现17位分辨率。相比传统ΔΣ ADC，仅需44次采样即可完成转换（ΔΣ需512次），显著提升速度。
     
   • 数字相关双采样（CDS）技术抑制垂直固定模式噪声（Vertical Fixed Pattern Noise, VFPN），实测VFPN低至1.08 μVrms。
     

2. 芯片集成与测试

   • 芯片尺寸12.0 mm×12.0 mm，包含HCG和WDR两种像素阵列（分别为100×1028和1000×1028像素）。
     
   • 测试条件：帧率30 fps，ADC参考电压1.0 V或2.0 V。通过噪声直方图、累积概率分析（CP）和光子散粒噪声测试验证性能。
     

主要结果
1. 噪声性能
- HCG像素在1.0 V参考电压下实现1.1 e−rms的极低噪声，WDR像素的RTS噪声幅度较传统设计降低50%（最大噪声从247.3 μVrms降至121.5 μVrms）。
- 累积概率分析显示，原生晶体管有效抑制了异常噪声像素的出现概率（CP=1×10−5时噪声降低至121.5 μVrms）。

1. 动态范围

   • WDR像素在2.0 V参考电压下实现87.5 dB动态范围，尽管噪声略增至3.7 e−rms，但仍优于同类设计。
     

2. 线性度与均匀性

   • 原生晶体管源极跟随器的增益达0.93 V/V，线性范围宽，显著降低VFPN（实测5.14 μVp-p）。
     

结论与价值
本研究通过创新的像素结构和ADC设计，实现了低噪声与宽动态范围的协同优化。科学价值在于：
1. 提出FD节点电容优化方法，为高转换增益设计提供新思路；
2. 验证原生晶体管在抑制RTS噪声中的有效性；
3. 折叠积分/循环ADC架构为高分辨率图像传感器提供了高速、低功耗解决方案。
应用价值体现在监控、生物成像等领域，尤其在低照度（0.03 lx）环境下仍能保持优异成像质量。

研究亮点
1. 性能突破：首次实现1.1 e−rms噪声与87.5 dB动态范围的兼容；
2. 方法创新：采用原生晶体管和两级ADC架构，兼顾噪声抑制与转换效率；
3. 工艺兼容性：基于0.18 μm标准CMOS工艺，无需额外掩模步骤，易于产业化。

其他价值
研究还揭示了FD节点电容与噪声的关联机制，为后续低噪声传感器设计提供了理论依据。实验数据公开了转换增益与噪声的量化关系（如73.2 μV/e−对应1.1 e−rms噪声），具有重要参考价值。

（报告总字数：约1500字）