本文对多种电容嵌入式基板在下一代电源供电应用中的功率传输网络（power delivery network, PDN）性能进行了比较研究。作者均来自村田制作所（murata manufacturing co., ltd.），包括山田周平（shuhei yamada）、薮原悠介（yuuki yabuhara）、高桥昭智（akitomo takahashi）、糸山和树（kazuki itoyama）、姬田浩志（koshi himeda）以及山本敦（atsushi yamamoto）。该研究发表于2025年IEEE第75届电子元器件与技术会议（2025 IEEE 75th Electronic Components and Technology Conference, ECTC），收录页码为1005至1008。

本研究属于电力电子与先进封装交叉领域，重点关注数据中心等高性能计算系统中功率传输网络的设计与优化。随着大数据挖掘和机器学习等高性能应用加速器对供电电流的需求超过1000 A，功率噪声和直流损耗问题日益严重。传统的横向供电系统由于布线较长，难以满足低损耗和高功率完整性的要求。为此，市场开始考虑垂直功率传输（vertical power delivery, VPD）方案，即将电源模块放置在主板背面以缩短与加速器之间的布线距离。然而，VPD导致原本布置在主板背面用于稳定输出电压的输出电容空间极为有限，使得抑制功率噪声变得更加困难。因此，将输出电容集成到电源模块基板内部的元器件嵌入式基板技术变得重要。本文针对两种嵌入式多层陶瓷电容（embedded multi-layer ceramic capacitor, EMLCC）基板结构和一种称为电容型集成封装解决方案（capacitor-type integrated package solution, IPAS）的嵌入式多阵列电容基板进行了PDN阻抗仿真与瞬态响应仿真，旨在明确不同应用条件下各类电容嵌入式基板的适用性，从而为下一代电源系统选择最优方案提供依据。

在研究方法上，作者构建了三种电源模块基板模型，尺寸均为10.2 mm × 9.2 mm，铜厚25 µm，层数为8层。三种模型共享相同的输入电压线和控制信号线设计，仅在输出电容的布置方式上存在差异。在EMLCC Type-A中，假设可嵌入30颗1005尺寸的15 µF多层陶瓷电容，其外部铜电极通过基板正面和背面的激光过孔（laser via hole, LVH）连接，使输出电流直接流经MLCC外部电极。这种结构无需额外布置镀通孔（plating through hole, PTH）作为垂直方向的电流路径，因此可以在有限的基板面积内嵌入更多电容，获得更高的总电容值。EMLCC Type-B则仅从基板一侧连接MLCC外部电极，输出电流不流经电容电极，而需要在电容周围布置PTH作为垂直电流通路。由于PTH占用了布板面积，Type-B可嵌入的电容数量减少至16颗，总电容值低于Type-A。但Type-B的PTH采用厚铜镀层，可降低电阻并提高电流承载能力。IPAS模型则嵌入一个7.6 mm × 9.1 mm的电容阵列，总电容值为25 µF。该电容阵列基于聚合物铝电解电容技术制成，具有高电容密度、极低的等效串联电感（equivalent series inductance, ESL）以及内置的PTH，可支持大电流垂直传输。此外，IPAS电容阵列厚度小于0.4 mm，适合嵌入基板内部。通过比较发现，EMLCC Type-A总电容为450 µF，Type-B总电容为240 µF，而IPAS为25 µF。

在PDN阻抗仿真方面，作者首先比较了输出线路阻抗的频率特性。结果显示，在低于1 MHz的低频范围内，电容值对阻抗起主导作用，EMLCC Type-A由于电容值最高而表现出最低的阻抗，Type-B次之，IPAS阻抗最高。这一结果表明，提高嵌入式电容总量对于降低低频阻抗具有直接作用。对于超过数MHz的高频范围，EMLCC Type-A与Type-B相比仍保持较低阻抗，这是因为Type-A中输出电流路径与电容之间的距离更短，且并联输出线路更多，从而降低了寄生电感。当将EMLCC基板与IPAS基板对比时，情况发生反转：在高于10 MHz的高频范围内，IPAS表现出最低的阻抗。这一现象源于IPAS电容阵列极低的ESL和较高的谐振频率，使其适合在较宽的高频范围内维持低阻抗。同时，与相同100 kHz阻抗的多颗MLCC相比，IPAS也显示出更宽的低阻抗频带。上述阻抗结果直接反映了各基板结构在电容值与寄生电感方面的根本差异。

为了将PDN阻抗特性与实际电源性能相关联，作者进一步开展了瞬态响应仿真。仿真模型中，负载电流在0.8 V输出电压下从50 A阶跃变化至150 A，并设置了两种不同的负载电流压摆率（slew rate, SR）：低SR为0.1 kA/µs，高SR为10 kA/µs。在低SR条件下，电压跌落主要受低频段PDN阻抗影响。仿真结果显示，IPAS方案的电压跌落最大，为158 mV。相比之下，EMLCC Type-A的电压跌落降低了23 mV（降幅14.5%），而Type-B降低了10 mV（降幅6.3%）。这一结果与图6中低于1 MHz的PDN阻抗排序一致，说明在负载变化较慢的应用中，提高电容值以降低低频阻抗对抑制电压跌落至关重要。因此，EMLCC基板更适合低SR应用场景。在高SR条件下，负载电流变化速度极快，此时PDN在约10 MHz处的反谐振阻抗对电压跌落影响显著。仿真结果表明，IPAS方案电压跌落最小，为358 mV。EMLCC Type-A的电压跌落比IPAS高24 mV（增加6.7%），而Type-B则比IPAS高76 mV（增加21.2%）。此外，IPAS还显著缩短了振铃持续时间，其振荡时长不到EMLCC方案的一半。该结果表明，在高SR条件下，降低数十MHz频段阻抗比单纯提高电容值更为关键。IPAS凭借其极低的ESL，在高频段具有明显优势，因此最适合要求10 kA/µs以上高SR和大电流供电的下一代电源应用。

本研究的结论是，EMLCC基板由于具备高电容值，在低于1 MHz的低频范围内表现出低阻抗，适合低SR电源应用。而IPAS基板由于具备极低ESL，在高于10 MHz的高频范围内阻抗最低，适合高SR大电流应用。该研究证明了不同电容嵌入式基板结构对PDN性能的影响，并为根据应用系统的性能需求选择最优电源模块基板方案提供了仿真依据。研究结果不仅对电源完整性设计具有直接的工程指导价值，也为下一代高性能电源系统的发展提供了重要参考。然而，目前的研究主要基于仿真结果，尚未实际制造和测试相关电源模块。下一步工作将包括在实际电源系统中进行大电流高SR条件下的演示与验证。此外，该研究还表明，IPAS作为一种较新的技术方案，其电容阵列集成度高，并且由于无需在制造过程中贴装大量分立元件，有助于降低电容嵌入式基板的加工难度和工艺成本。