III-V族半导体器件在硅平台上集成的新方法：学术研究报告
作者及机构
本研究由日本上智大学（Sophia University）工程与应用科学系的Keiichi Matsumoto、Junya Kishikawa、Tetsuo Nishiyama、Yuya Onuki及Kazuhiko Shimomura（通讯作者）合作完成，发表于Japanese Journal of Applied Physics（2016年9月，卷55，文章编号112201）。
研究领域与动机
随着集成电路特征尺寸的不断缩小，电互连在高速数据处理系统中的性能瓶颈日益凸显，光学互连（optical interconnection）被视为潜在解决方案。然而，硅（Si）作为间接带隙材料难以高效发光，因此需依赖III-V族半导体（如磷化铟InP）激光器（LD）作为光源。传统集成方法分为单片集成（monolithic integration）和混合集成（hybrid integration），但前者因晶格失配（8.1%）易产生反相畴（APD）和位错，后者则面临对准精度和成本问题。本研究提出了一种新型集成方法：通过晶圆键合（wafer bonding）将InP薄膜直接键合到硅衬底上，再通过金属有机气相外延（MOVPE）生长器件，旨在实现高性能、低成本的III-V族器件硅基集成。
研究目标
1. 开发无空洞（void-free）的2英寸InP/Si键合衬底制备工艺；
2. 评估键合界面的机械强度与电学特性；
3. 在键合衬底上外延生长光学活性结构（如多量子阱MQW）并验证其发光性能；
4. 实现InP基激光二极管（LD）的硅基集成与室温脉冲激射。
步骤：
- 材料准备：使用(100)晶向的n型InP和Si衬底，通过MOVPE在InP衬底上生长GaInAs/InP/GaInAs三层结构（GaInAs作为蚀刻停止层）。
- 表面处理：Si衬底经氢氟酸（HF）去除原生氧化物，再通过RCA1溶液（NH₃:H₂O₂:H₂O）去除有机污染物；InP层经硫酸-双氧水（H₂SO₄:H₂O₂:H₂O）处理形成亲水表面。
- 键合与退火：在去离子水中将InP薄膜与Si衬底接触，氮气干燥后，以45小时缓慢升温至400°C退火，避免界面空洞形成。
创新点：
- 通过长时程升温退火（ramping annealing）使界面气体副产物（H₂O和H₂）充分扩散，将空洞面积占比从>3.9%降至<0.1%。 - 采用薄InP层（1 μm）键合，利用其弹性变形能力提高键合强度（>3 MPa）。
实验与结果：
- 机械强度：剪切力测试显示，薄InP层（0.5 μm）键合强度随退火温度升高而增加（最高>3 MPa），而厚InP层（350 μm）因界面空洞导致强度不稳定。
- 电学特性：电流-电压（I-V）测试表明，高温退火（630°C）样品呈现欧姆接触特性，界面电阻低至0.06–0.28 Ω·cm²（电流密度2 A/cm²），与Si参考样品相当。
生长结构：在InP/Si衬底上生长GaInAs/InP多量子阱（MQW），包括：
- i-InP缓冲层（110 nm）；
- 10周期GaInAs/InP MQW；
- i-InP覆盖层（110 nm）。
表征结果：
- 光致发光（PL）：MQW的PL强度与波长与InP衬底参考样品相当，表明键合衬底上的外延层具有优异光学活性。
- X射线衍射（XRD）：未检测到热应变或晶格弛豫，证实InP层晶体质量未退化。
器件结构：
- n-InP缓冲层（330 nm）；
- Ga₀.₂₅In₀.₇₅As₀.₄₅P₀.₅₅有源层（170 nm）；
- p-InP包覆层（1000 nm）；
- p-GaInAs接触层（50 nm）。
测试结果：
- 室温脉冲激射波长1.3 μm，阈值电流密度6.4–8.4 kA/cm²（高于InP衬底器件的3.7 kA/cm²），归因于界面热效应与载流子注入效率不足。
科学意义：
1. 提出了一种结合晶圆键合与MOVPE的混合集成新方法，规避了传统单片集成的晶格失配问题；
2. 通过优化退火工艺实现无空洞InP/Si键合界面，为高密度光电器件集成奠定基础；
3. 首次在键合衬底上实现GaInAsP/InP LD的室温激射，验证了该方法的可行性。
应用前景：
- 为硅基光互连（silicon photonics）提供低成本、可批量生产的III-V族光源集成方案；
- 推动光电集成芯片（OEIC）在数据中心、高性能计算等领域的应用。
局限与展望：
- LD阈值电流密度较高，需进一步优化界面热管理与载流子输运；
- 未来可探索选择性外延（selective MOVPE）实现多器件单片集成。
其他价值：
本研究获日本文部科学省（MEXT）科研资助（项目编号15K06029），相关技术已申请专利，并有望与半导体产业合作推进商业化。