4H-SiC功率DMOSFET的低导通电阻优化研究学术报告

作者与发表信息

本研究由Asmita Saha和James A. Cooper（美国普渡大学Birck纳米技术中心）合作完成，论文标题为《A 1-kV 4H-SiC Power DMOSFET Optimized for Low On-Resistance》，发表于2007年10月的IEEE Transactions on Electron Devices（第54卷第10期）。

学术背景

研究领域：本研究属于宽禁带半导体功率器件领域，聚焦于碳化硅（4H-SiC）材料的垂直双扩散金属氧化物半导体场效应晶体管（DMOSFET）设计优化。

研究动机：自1996年首款SiC功率DMOSFET问世以来，其阻断电压已从760V提升至10kV以上，但导通电阻（Ron,sp）的降低进展缓慢。在低压（~1 kV）应用中，导通电阻主要受限于SiO₂/4H-SiC界面反型层电子迁移率低的问题。尽管通过氮氧化物（NO）退火工艺和自对准短沟道工艺将迁移率提升了5倍，但进一步优化需同时解决沟道电阻、JFET区电阻、漂移层电阻和源极接触电阻的协同影响。

研究目标：通过全局优化设计，开发一种阻断电压1 kV、导通电阻低于7 mΩ·cm²的4H-SiC DMOSFET，并验证其性能。

研究方法与流程

1. 器件结构优化设计

研究采用Medici仿真软件，基于Taguchi方法对四个关键参数进行多目标优化：
- 漂移层掺杂浓度（nepi）：影响阻断电压与漂移层电阻；
- 电流扩展层（CSL）掺杂浓度（ncsl）：促进电子均匀分布，降低电流拥挤效应；
- JFET区掺杂浓度（nj）：减少JFET区电阻；
- JFET区宽度（wj）：权衡导通电阻与栅氧电场强度。

创新结构设计：
- N⁺电流扩展层（CSL）：置于P基区下方，改善电子注入漂移层的均匀性（图1）；
- 窄JFET宽度（1 μm）：通过自对准工艺实现，减少栅氧电场；
- 分段式P⁺接触布局：仅覆盖25%的源极指长度，降低接触电阻且不增加单元间距；
- 严格的光刻对准公差（0.5 μm）：将单元间距从17 μm压缩至11 μm，降低导通电阻35%。

2. 器件制备工艺

关键工艺步骤：
1. 外延生长：6 μm厚、掺杂1×10¹⁶ cm⁻³的N型漂移层，覆盖1 μm厚、掺杂1×10¹⁷ cm⁻³的N型CSL/JFET层；
2. 自对准沟道工艺：
- 通过电子束光刻定义Ti/Ni掩模，刻蚀多晶硅形成P基区注入掩模；
- 氧化多晶硅使其横向扩展0.3–0.4 μm，形成0.5 μm沟道长度；
3. 离子注入与退火：P基区、N⁺源极和P⁺接触区注入，1600℃氩气环境退火5分钟；
4. 栅氧工艺：1150℃湿氧氧化生成52 nm栅氧，NO退火（1175℃, 2 h）提升界面质量；
5. 金属化：Ti/Al/Ni堆叠用于P⁺接触，Ni用于N⁺接触，950℃真空退火2分钟。

3. 性能测试与数据分析

测试项目：
- 导通特性：测量不同JFET宽度（1 μm、1.5 μm、2 μm）下的Ron,sp；
- 阻断特性：评估雪崩击穿电压与栅氧电场限制；
- 接触电阻与迁移率：通过传输线法（TLM）测试接触电阻，横向MOSFET测量反型层迁移率。

数据校正：仿真结果与实测差异归因于：
- N⁺接触电阻率实测为1×10⁻³ Ω·cm²（仿真假设5×10⁻⁴ Ω·cm²）；
- 反型层迁移率峰值为15 cm²/V·s（仿真假设20 cm²/V·s）。

主要研究结果

1. 导通电阻优化：

   • 最优参数组合（wj=1 μm, nepi=1×10¹⁶ cm⁻³, ncsl=1×10¹⁷ cm⁻³, nj=1×10¹⁷ cm⁻³）下，仿真Ron,sp为6.88 mΩ·cm²；
     
   • 实测器件（JFET宽度1 μm）Ron,sp为6.95 mΩ·cm²，阻断电压1050 V（图9-10），性能指标V²B/Ron,sp达159 MW/cm²，较此前报道提升近2倍。
     

2. 结构参数影响：

   • JFET宽度：1 μm时栅氧电场 MV/cm，且Ron,sp最低（图2）；
     
   • CSL掺杂：>1×10¹⁷ cm⁻³时漂移层电阻降低，但雪崩击穿电压下降（图4）；
     
   • 分段P⁺接触：配置A（小接触）比配置B（大接触）Ron,sp降低1.2 mΩ·cm²（图7）。
     

3. 工艺限制因素：

   • 接触电阻和迁移率不足导致实测Ron,sp比仿真高约2.2 mΩ·cm²（表I）；
     
   • 边缘终端设计未纳入仿真，实际阻断电压为模拟值的70–80%。
     

研究结论与价值

科学价值：
- 首次通过多参数协同优化，实现了4H-SiC DMOSFET在1 kV电压下的接近理论极限的Ron,sp；
- 提出的分段P⁺接触和窄JFET设计为高压器件的小型化提供了新思路。

应用价值：
- 该器件适用于高效率电力电子系统（如电动汽车、可再生能源转换），可降低导通损耗；
- 自对准工艺和严格光刻公差的设计方案可推广至其他宽禁带半导体器件。

研究亮点

1. 创新结构：CSL层与分段P⁺接触的引入显著降低电阻；
   
2. 方法学贡献：Taguchi方法在功率器件多目标优化中的成功应用；
   
3. 工艺突破：电子束光刻实现0.5 μm对准公差，推动器件微缩化。
   

其他发现

• 反型层迁移率对栅电场强的依赖性（图12）提示未来需进一步优化界面工艺；
  
• 边缘终端设计的改进可能将阻断电压提升至仿真预测的1230 V。
  

（注：文中Fig. 1–12及Table I均引用自原论文图示与数据。）