高速双模SerDes接收机关键技术研究学术报告

作者及机构信息

本研究的作者为上海交通大学电子科学与技术专业的硕士研究生郭嵩昊（学号：117039910001），导师为周健军教授。该研究作为硕士学位论文完成，并于2020年1月在上海交通大学进行答辩。

学术背景与研究意义

本研究属于高速串行接口（Serializer/Deserializer，SerDes）集成电路设计领域，聚焦于解决数据中心高速互联中的关键技术挑战。随着云计算、5G通信和物联网技术的发展，全球数据量呈现爆发式增长，数据中心对高速数据处理和通信能力的需求急剧增加。传统的并行接口技术由于引脚数量多、时钟偏斜（skew）等问题，已难以满足当前高速数据传输的需求，SerDes技术因其高速率、低引脚数等优势成为主流解决方案。

研究背景中特别指出了两个关键挑战：一是工艺进步接近物理极限，单纯依靠工艺升级提高传输速率已不可行；二是传输速率提升导致信号完整性（Signal Integrity）问题日益突出。在此背景下，四电平脉冲幅度调制（4-level Pulse Amplitude Modulation，PAM4）技术因其能在相同带宽下实现两倍数据传输速率而备受关注。然而，PAM4信号相比传统非归零码（Non-Return-to-Zero，NRZ）具有更小的电压裕度和更高的信噪比要求，这对接收机设计提出了新的挑战。

本研究旨在设计一款兼容NRZ和PAM4双模的高速SerDes接收机，通过优化关键均衡电路，实现最高32Gb/s的传输速率，同时降低系统功耗并提高硬件复用率。这一研究对于推动400G以太网等超高速数据互联技术的发展具有重要意义。

研究流程与方法

本研究采用理论分析、电路设计、仿真验证相结合的研究方法，主要包含以下几个关键步骤：

1. 系统需求分析与架构设计：

   • 首先对SerDes系统的基本构成和发展现状进行了全面调研，包括发射机（Transmitter，TX）、接收机（Receiver，RX）和信道三大部分。
   • 对比分析了模拟混合信号架构和ADC-DSP架构的优缺点，最终选择模拟混合信号架构以实现更低的功耗。
   • 确定了支持NRZ（最高16Gb/s）和PAM4（最高32Gb/s）双模传输的设计目标。

2. 通信理论基础研究：

   • 深入分析了NRZ与PAM4信号的时域特性和频域特性。通过数学建模和MATLAB仿真，证明了在相同数据速率下，PAM4信号的奈奎斯特频率仅为NRZ信号的一半，大大降低了对信道带宽的需求。
   • 建立了信号完整性分析模型，包括噪声分析（热噪声、闪烁噪声等）、信道损耗特性（插入损耗Insertion Loss、回波损耗Return Loss等）和码间串扰（Inter-Symbol Interference，ISI）等关键问题。
   • 定义了系统关键性能指标：眼图（Eye Diagram）、抖动（Jitter）和误码率（Bit Error Rate，BER），为后续电路设计提供理论依据。

3. 均衡电路技术研究：

   • 线性均衡器设计：研究了连续时间线性均衡器（Continuous Time Linear Equalizer，CTLE）的多种实现方式，包括前馈均衡器（Feed-Forward Equalizer，FFE）、无源均衡滤波器和有源负反馈放大器。通过ADS软件进行行为级建模和仿真，优化了频域和时域响应特性。
   • 判决反馈均衡器（Decision-Feedback Equalization，DFE）设计：针对传统DFE存在的时序瓶颈问题，提出了半速率时序交织架构和循环展开技术，显著提高了工作速度。特别针对PAM4信号设计了新型的三抽头双模DFE结构。
   • 均衡参数配置方法：比较了预置式均衡和自适应均衡（如最小均方误差Least-Mean-Square算法）的优缺点，最终采用数字校准方法实现均衡参数的优化配置。

4. 接收机芯片详细设计：

   • 采用GlobalFoundries 22nm FD-SOI（全耗尽型绝缘体上硅）工艺进行设计。
   • 模拟前端设计：包含输入匹配网络、两级CTLE和电流模加法器，通过电阻阵列（RS阵列）和电容阵列（CS阵列）实现可编程均衡特性。
   • 双模半速率DFE设计：采用创新的时序优化技术，将关键路径延迟缩短至0.6UI以下；设计了高速动态比较器和对称型锁存器以提高判决速度。
   • 解码及解串电路设计：针对PAM4信号特点设计了格雷解码电路；提出基于数字校准的比较器阈值电压调整方法；采用树形解串结构实现1:16解串功能。

5. 版图设计与后仿真验证：

   • 完成了核心电路版图绘制，总面积750×460μm²，特别注意了高速信号的匹配和屏蔽。
   • 进行了全面的后仿真验证：在NRZ模式下实现了16Gb/s速率下均衡24dB信道衰减，能效比5pJ/bit；在PAM4模式下实现32Gb/s速率下均衡17.5dB信道衰减，能效比2.9pJ/bit。

主要研究成果

1. 理论分析成果：

   • 建立了完整的双模SerDes接收机设计理论框架，包括NRZ和PAM4信号的数学表征、功率谱密度分析以及信号完整性影响因素量化模型。
   • 提出了适用于高速SerDes系统的均衡器性能评价体系，明确了在不同信道衰减条件下CTLE和DFE的优化配置策略。

2. 电路设计创新：

   • 创新的双模半速率DFE架构：通过时序交织和循环展开技术，成功解决了传统DFE的时序瓶颈问题。仿真显示该DFE在32Gb/s PAM4模式下能有效消除码间串扰，使眼图垂直张开度提高43%。
   • 自校准比较器设计：提出的数字校准方法可将比较器失调电压控制在1.2mV以内，显著提高了PAM4信号的判决准确性。蒙特卡洛分析表明，校准后比较器的失调误差标准差从8.7mV降低到1.5mV。
   • 硬件复用技术：通过巧妙的电路设计，使NRZ和PAM4模式共享70%以上的硬件资源，大幅降低了芯片面积和功耗。

3. 性能指标：

   • NRZ模式：最高传输速率16Gb/s，可均衡24dB信道衰减，能效比5pJ/bit。
   • PAM4模式：最高传输速率32Gb/s，可均衡17.5dB信道衰减，能效比2.9pJ/bit。
   • 与国内外同类工作相比，在相同工艺节点下，本设计的能效比优于大多数已报道的结果（如Broadcom 28nm工艺的10pJ/bit和LSI 28nm工艺的20pJ/bit）。

研究结论与价值

本研究成功设计并验证了一款基于22nm FD-SOI工艺的高速双模SerDes接收机，主要得出以下结论：

1. 通过创新的双模架构设计，实现了NRZ和PAM4信号的高效处理，验证了双模SerDes在高速数据传输中的可行性。
2. 提出的半速率DFE时序优化技术和数字校准方法，有效解决了高速PAM4信号接收中的时序和精度挑战。
3. 实现的能效比指标表明，该设计在功耗性能方面具有明显优势，适合数据中心等对能效要求严格的应用场景。

本研究的科学价值在于： - 为多模高速SerDes设计提供了完整的理论框架和设计方法学。 - 提出的时序优化和校准技术对高速模拟电路设计具有普适性参考价值。 - 建立了一套评估高速串行链路性能的量化指标体系。

实际应用价值包括： - 可直接应用于400G以太网接口、高性能计算互连等场景。 - 为下一代800G以太网接口的技术演进奠定了基础。 - 设计方法可推广至光通信、存储接口等相关领域。

研究亮点

1. 双模创新设计：首次在22nm FD-SOI工艺上实现同时支持NRZ和PAM4的双模SerDes接收机，硬件复用率高。
2. 时序优化突破：提出的DFE时序优化技术将关键路径延迟降至0.6UI以下，为32Gb/s PAM4信号处理提供了可靠保障。
3. 能效比优势：在相同工艺节点下，实现了业界领先的能效比（PAM4模式2.9pJ/bit）。
4. 系统级创新：从理论分析、电路设计到验证的完整创新链条，具有很好的方法论价值。

其他有价值内容

研究中还包含以下有价值的技术细节： 1. 针对FD-SOI工艺特点，优化了晶体管的偏置方案，充分利用了该工艺的低漏电和优异射频特性。 2. 提出了基于电流模设计的加法器电路，具有高线性度和宽带宽特性，适合多电平信号处理。 3. 开发了完整的验证方法学，包括信道建模、行为级仿真和晶体管级后仿真，确保了设计的一次成功。 4. 对工艺波动和版图失配的影响进行了详细分析，并提出了有效的补偿措施。