本文提出并验证了一种面向异构集成（Heterogeneous Integration，HI）处理器的跨域集成数字孪生（Digital Twin）系统。研究团队来自University of Maryland，主要作者包括Mumtahina Islam Sukanya、Aniket Bharamgonda、Abhijit Dasgupta与Ankur Srivastava。前两位作者分别隶属于电气与计算机工程系和CALCE（Center for Advanced Life Cycle Engineering），后两位作者则分别来自CALCE与电气与计算机工程系。该论文发表于2026 IEEE 76th Electronic Components and Technology Conference（ECTC），DOI为10.1109/ectc51846.2026.00174。

从学术背景来看，该研究属于电子封装、计算机体系结构与多物理场可靠性交叉领域。近年来，异构集成通过在同一个封装内集成不同工艺节点和功能的芯片，显著提升了系统性能和集成密度，但由于异质材料在先进封装中共同存在，材料之间热膨胀系数（Coefficient of Thermal Expansion，CTE）不匹配可能引发结构失效。已有的建模方法往往存在偏颇：一些方法侧重封装级物理细节，却忽略工作负载和架构特征；另一些方法虽然精细地结合了计算工作负载与架构配置，却弱化了封装结构和热-力可靠性。因此，本研究的核心目标是在统一数字孪生环境中，将计算负载、系统架构、功耗、热分布与机械应力进行跨域关联，建立能够忠实映射HI系统真实行为的虚拟镜像。该数字孪生框架的总体流程如图1所示，其建模对象为一个采用玻璃转接板（Glass Interposer）的2.5D封装结构，包含逻辑芯片、存储芯片、焊料凸点以及贯穿玻璃通孔（Through Glass Vias，TGV）。选择玻璃作为转接板材料，是因为玻璃具有脆性，在拉伸应力下容易发生结构失效，这种失效通常与最大主应力（Maximum Principal Stress）相关，因此适合用于验证机械可靠性分析。

在研究方法上，该框架采用四阶段仿真链路。第一阶段为架构性能仿真，使用gem5或Sniper作为性能模拟器，对多核处理器进行周期精确的全系统仿真，获取每周期指令数（Instructions Per Cycle，IPC）、缓存命中率等瞬态活动信息。两种模拟器可以根据研究需要在精度和速度之间进行选择。第二阶段为功耗建模，将性能统计数据输入McPAT，获得每个核心随时间变化的功耗分布。第三阶段为热建模，将功耗迹线（Power Trace）、各层布局文件以及图2所示的2.5D封装层配置输入HotSpot，计算不同时刻每个核心位置上的瞬态温度。第四阶段为机械应力分析，将HotSpot生成的温度映射作为体温度载荷导入ANSYS，开展结构有限元分析（Finite Element Analysis，FEA），求解玻璃转接板内部的最大主应力分布。该框架的一个关键特征是各阶段之间的数据流是连续的，即工作负载信息不会在初步建模之后丢失，而是会继续影响热-力响应。在本文的结果部分，系统在基准程序运行期间以0.001秒为间隔输出性能统计和功耗数据，随后对时间序列进行平滑处理，以抑制短时波动并突出总体趋势。

在结果与讨论中，研究者首先分析了架构参数变化的影响。他们使用SPLASH-2基准套件中的Cholesky程序，在DRAM带宽分别为7.6 GB/s和20 GB/s的条件下进行对比实验。图3a显示，低带宽时处理器在较多时间内处于低IPC状态，而较高带宽使处理器能够更快完成访存操作，运行时间缩短约10%。然而，性能提升也带来了功耗和热效应代价。图3b表明，不同核心的功耗分布并不均匀，高带宽条件下总功耗随指令执行速率提高而上升。图4a显示，高带宽导致转接板最高温度略有升高，而图4b显示其升温速率有时会超过50 K/s，这种速率从可靠性角度看具有热冲击风险。进一步地，图6显示不同带宽条件下转接板上的最大主应力分布。高带宽设计由于需要更高结构支撑，使用了25个TGV，而低带宽设计使用了9个TGV。图5a显示高带宽情况下最大主应力的总体最大值更高，但更重要的是图5b显示，超过70 MPa应力阈值的节点数量在运行后半段显著增加。这一结果表明，应力累积效应对结构失效风险的影响比瞬时温升更为突出。因此，DRAM带宽这一架构参数的变化通过功耗和温度累积最终影响了互连层材料的机械可靠性。

之后，研究者展示了一个热-力协同设计案例。初始温度图显示，第9核和第10核在芯片中心区域温度最高，形成热失控风险。为了缓解热负载，研究者识别出这两个最热核心并停止其指令执行，将负载重新分配给其余核心。该措施使最高稳态温度下降超过30 K，但运行时间延长约10%。更重要的是，图8a显示转接板内的最大主应力随时间整体下降，图8b显示超过70 MPa阈值的节点数量减少超过50%。这说明从架构层面做出的核心关停决策能够有效减轻封装内部的应力和潜在失效点数量，体现了一种跨层次架构-热-力协同设计回路。

论文还进一步分析了输入工作负载变化的影响。研究者使用SPLASH-2基准套件中的Ocean程序，比较连续（contiguous）和非连续（non-contiguous）两种内存布局版本。虽然二者执行的是相同计算问题，但非连续版本采用不规则的内存访问模式，导致IPC峰值更低，运行时间比连续版本长约30%。图10a显示，在运行时间的重叠部分，两种版本引起的最大主应力水平大致相当，但由于连续版本运行时间更短，因此不会达到非连续版本后期的更高应力水平。图10b显示，超过应力阈值的节点数量在连续版本中更低。这表明，即使运行同一基准程序，内存访问的结构化程度也会对热-力响应产生可测影响，数字孪生框架能够有效捕捉这类细微差异。

从结论来看，本研究构建的数字孪生系统能够将真实工作负载在特定架构配置上的执行过程转化为封装材料的热和机械应力响应，并支持可靠性评估。该方法为异构集成设计提供了一种从架构参数到物理失效风险的连续分析路径。此外，该框架不仅可用于设计阶段评估，也可用于运行阶段的热与应力管理。当前研究的另一项后续工作是利用神经网络建立温度到应力的快速映射，以减少有限元分析带来的高计算开销，进而提高数字孪生的实时预测效率。整体而言，该研究在架构、功耗、热和力学之间建立了物理上连续的定量联系，为异构集成系统的可靠性感知设计提供了一种较为完整的建模范式。