三维单片集成二维晶体管与垂直阻变存储器的高密度存储研究进展
作者及发表信息
本项研究由上海交通大学密西根学院的Maosong Xie、Yueyang Jia、Rui Yang等学者主导,合作单位包括西安交通大学微电子学院、斯坦福大学电气工程系等。研究成果于2023年发表在《Nature Communications》期刊,标题为《Monolithic 3D integration of 2D transistors and vertical RRAMs in 1T–4R structure for high-density memory》。
学术背景
随着云计算、人工智能和边缘计算等数据密集型应用的发展,传统存储架构面临延迟高、能耗大等问题。尽管三维(3D)堆叠技术(如硅通孔TSV)可提升集成密度,但其成本高且可靠性受限。此外,传统CMOS器件横向尺寸微缩放缓,限制了片上存储容量。因此,本研究提出了一种基于二维(2D)半导体材料二硫化钼(MoS₂)晶体管与三维垂直阻变存储器(vertical RRAM, VRRAM)的单片集成方案,旨在实现逻辑层与存储层的细粒度三维集成,降低热预算(thermal budget),提升存储密度与能效。
研究流程与方法
材料制备与器件设计
单片集成工艺
电学表征与多态存储验证
电路级建模与性能评估
主要结果
1. 器件性能:四层VRRAM的开关电压(Set/Reset)分布均匀,循环耐久性>10⁶次,85°C下数据保持时间>10⁴秒。
2. 并行编程能力:MoS₂晶体管可驱动最多8层VRRAM并行写入(Set)或9层并行擦除(Reset),通过调节栅压控制电流合规性(compliance current)。
3. 热稳定性验证:拉曼光谱与电学测试证实,顶层器件加工后底层MoS₂晶体管的阈值电压(Vth)与载流子迁移率未发生劣化。
结论与价值
本研究首次实现了2D MoS₂晶体管与3D VRRAM的单片集成,提出了一种低热预算(≤300°C)、高密度的1T–nR存储架构。其科学价值在于:
1. 材料创新:利用2D材料的低温转移特性,突破了传统硅基3D集成的热瓶颈。
2. 架构优势:垂直堆叠的VRRAM单元密度较平面结构提升4-8倍,为存算一体(in-memory computing)提供了硬件基础。
3. 应用潜力:适用于高带宽、低功耗的AI加速器与边缘计算设备,例如可集成于CMOS逻辑层上方,实现异构三维系统。
研究亮点
1. 低温工艺兼容性:全流程≤300°C,支持更多逻辑/存储层的垂直扩展。
2. 多级存储与并行操作:通过电阻态调制与晶体管驱动优化,实现高密度与低能耗的平衡。
3. 跨尺度建模:从器件级电学测试到系统级仿真,完整验证了1T–nR架构的可行性。
其他价值
- 技术普适性:该方案可扩展至其他二维材料(如WS₂)与氧化物阻变体系(如TaOₓ)。
- 工业参考意义:为3D NAND与DRAM的下一代存储技术提供了替代路径。
(注:专业术语如RRAM(阻变存储器)、HSPICE(电路仿真工具)、ALD(原子层沉积)等在首次出现时标注英文原词。)