本研究由Hana Micron Inc.研发中心的Donggyu Kim、Jun-Su Kim、Kwang Il Kim、Jun-Beom Kim、Yong-Gyu Jang、Yeon Ji Shin、Jae-Sung Lim、Sangkyu Jang、Jin-Wook Jang以及Qualitas Semiconductor Co., Ltd.的Sangyong Park、Seungho Lee、Jaeyoung Kim等人合作完成，论文发表于2026年IEEE第76届电子元件与技术会议（ECTC），属于单篇原创性研究。

在半导体封装领域，高性能人工智能设备的发展对片上系统（System-on-a-Chip, SoC）与存储器之间以及SoC与SoC之间的高速互连提出了越来越高的要求。小芯片（Chiplet）概念的出现使得多颗芯片可以通过先进封装技术集成在同一基板上，而再分布层（Redistribution Layer, RDL）是实现这些芯片之间电气互连的最常用方法之一。通用小芯片互连快速通道（Universal Chiplet Interconnect Express, UCIe）2.0规范中规定的最大目标数据速率为32 GT/s，传统上达到这一速率需要采用硅中介层或桥接芯片（Bridge Die）等成本较高的先进封装方案。有机RDL基中介层虽然成本较低，但由于材料和工艺的限制，其在平坦度、线宽线距以及信号完整性等方面面临较大挑战。本研究旨在开发一种低成本有机RDL基2.5D封装工艺，使其能够满足UCIe 2.0所规定的32 GT/s链路速度，同时确保在工艺波动条件下仍能保持良好的信号完整性。

研究的主要工作流程包括PID材料选择与评估、种子层蚀刻参数优化、封装组装以及电气仿真验证四个部分。首先，在PID（Photo-Imageable Dielectric，光敏介质）材料选择方面，研究者比较了两种不同类型的PID材料：一种是传统高温固化型PID A，另一种是改进的低温固化型PID B。PID A为聚酰亚胺（Polyimide, PI）体系，PID B为聚苯并噁唑（Polybenzoxazole, PBO）体系。两种材料分别旋涂在热氧化硅晶圆上，目标固化厚度为5 μm。PID A在110°C下预烘480秒，PID B在120°C下预烘180秒，然后分别在各自推荐固化温度范围内进行固化。通过表面轮廓仪测量预烘和固化后的厚度，根据公式“固化收缩率=（预烘厚度-固化厚度）/预烘厚度×100%”计算收缩率。实验结果显示，PID A在325–400°C范围内的固化收缩率为35%至45%，而PID B在175–250°C范围内的固化收缩率仅为10%至20%。傅里叶变换红外光谱（Fourier Transform Infrared, FTIR）分析表明，高温固化型PID A的亚胺C-N键和芳香族C=C键等主要吸收峰在升温过程中缓慢饱和且形状变化不大，而低温固化型PID B在环化过程中吸收峰形状发生了显著变化，说明其网络形成的活化能较低，能够在显著更低的温度下完成环化反应。截面扫描电子显微镜（Scanning Electron Microscopy, SEM）图像显示，使用PID A制备的第一层RDL表面平坦度为0.5 μm，而使用PID B制备的第一层RDL表面平坦度低于0.1 μm。在完成全部六层RDL结构后，使用PID B的累积平坦度仍然小到可以忽略不计。这一结果证明选择低收缩率PID是保证多层RDL平坦度的关键。

其次，在蚀刻参数优化方面，半加成工艺（Semi-Additive Process, SAP）中溅射的钛/铜种子层需要通过湿法蚀刻进行图案化。传统工艺中铜种子层蚀刻时间较长会导致RDL铜线出现底切（Undercut）现象，不仅削弱RDL与下方钝化层的粘附力，还会减小铜线截面积，从而增加电阻。研究者将溅射铜种子层厚度减少50%，从而缩短了蚀刻时间。SEM截面分析表明，在原始条件下，蚀刻后RDL截面积损失为16%，而优化后截面积损失仅为4%，有效抑制了底切现象。

第三，在封装组装方面，研究者采用了一种称为“上下互连模塑桥”（Molded Bridge with Top and Bottom Interconnection, MBTBI）的封装平台。首先在晶圆级使用SAP工艺制备六层RDL中介层，线宽/间距（Line/Space, L/S）为2/2 μm，介质层厚度为3 μm。然后将切割后的中介层芯片的微凸点面直接贴装到基板上，之后使用环氧模塑料（Epoxy Molding Compound, EMC）覆盖中介层及基板剩余表面，同时完成模塑底部填充（Molded Underfill, MUF）工艺。接着从EMC顶部进行研磨以暴露RDL上的铜焊盘。最后使用热压键合（Thermocompression Bonding, TCB）设备将两颗采用3 nm CMOS工艺制造的SoC芯片通过微凸点连接到RDL焊盘上，凸点间距为45 μm，通道长度为2.2 mm。该MBTBI工艺无需在基板中嵌入中介层RDL，因此可以使用无沟槽的标准基板，从而降低了封装成本。

第四，在电气仿真方面，研究者建立了包含六层RDL的芯片间互连模型。中间三层采用交错接地-信号-接地（Ground-Signal-Ground, GSG）配置，以抑制串扰；其余三层为接地层和电源层，用于提供稳定参考平面和高效供电。铜RDL的目标线宽/间距/厚度为2/2/2 μm，低温固化PID B的介电常数（Dk）为3.1，损耗因子（Df）为0.01。眼图仿真结果显示，眼宽为0.73 UI，眼高为345.78 mV，均优于UCIe 2.0规范对32 GT/s数据速率所要求的最小眼宽0.65 UI和最小眼高40 mV。为了验证工艺波动对信号完整性的影响，研究者选择铜厚度、介质层厚度和铜线宽三个关键参数，在±10%工艺变化范围内取了三个水平（-、0、+），进行全因子组合共27种情况的仿真。结果显示所有27种情况均满足UCIe 2.0的32 GT/s数据速率要求。其中八个极端组合的眼宽范围为0.72–0.77 UI，眼高范围为312–353 mV，仍远高于规范要求。

研究的结论表明，采用低成本SAP工艺制备的有机RDL中介层封装能够实现两颗SoC芯片之间32 GT/s的数据速率，满足UCIe 2.0规范要求。通过选择低收缩率PID材料，在不使用化学机械抛光（Chemical-Mechanical Polishing, CMP）工艺的前提下，六层RDL结构的累积平坦度仍然保持在可忽略的水平。优化的铜种子层蚀刻工艺有效减少了底切，提高了互连的机械稳定性和电气性能。MBTBI封装工艺允许使用标准基板，进一步降低了封装成本。电气仿真验证了该封装在工艺参数变化±10%甚至±20%的情况下仍能保持良好的信号完整性，眼宽和眼高均满足规范要求。

本研究的亮点在于：第一，实现了低成本有机RDL基2.5D封装在UCIe 2.0最高数据速率下的信号完整性验证，证明了有机中介层在先进封装中替代高成本硅中介层的可行性。第二，通过PID材料的选择和工艺优化，在不引入CMP工艺的条件下解决了多层RDL平坦度积累问题，显著降低了制造复杂度和成本。第三，系统性地分析了铜厚度、介质层厚度和线宽等关键工艺参数的波动对信号完整性的影响，证明了该封装方案对制造公差的鲁棒性。第四，MBTBI封装方法结合了桥接芯片和中介层的优点，能够在标准基板上实现高密度互连，具有较好的工艺兼容性和可扩展性。

此外，该研究还得到了韩国政府信息通信技术规划评估院（IITP）的资助，项目编号为RS-2023-00222171，旨在开发面向人工智能和车载SoC的Tbps/mm小芯片接口IP及硅光子技术。这一背景表明该研究不仅具有学术价值，也具备明确的产业化应用前景。总体而言，该研究为高性能计算和人工智能芯片的低成本先进封装提供了一条可行的技术路径，对推动小芯片生态系统的普及具有重要的工程实践意义。