本文包含两篇独立的会议论文摘要及部分正文内容，分别涉及高速芯片间互连的信号完整性设计与先进封装中的信号与电源完整性仿真。以下分别进行介绍。
该研究未在所提供的文本中明确列出作者姓名、所属机构及发表期刊，但从内容推断应为一篇关于高速存储接口互连设计的会议论文，参考了HBM3（High Bandwidth Memory 3）规范。研究领域属于高速数字系统封装与互连设计中的信号完整性（Signal Integrity，SI）分析。
随着高带宽存储器（High Bandwidth Memory，HBM）等高速存储接口的发展，芯片间（die-to-die）互连的信号传输速率不断提高。在高频条件下，互连通道的插入损耗（Insertion Loss，IL）和远端串扰（Far-End Crosstalk，FEXT）对信号质量的影响愈发显著。传统的互连设计在降低插入损耗和抑制串扰之间存在较难兼顾的问题。该研究旨在提出一种具有垂直非对称图形（vertically asymmetric pattern）的互连结构，以改善高速芯片间互连的信号完整性。
研究采用频域分析和时域分析相结合的方法，对比了传统设计（conventional design）和所提出的垂直非对称设计（vertically asymmetric design）的性能。
在频域分析中，研究提取了两种互连结构在3.2 GHz频率下的S参数（S-parameter），重点比较插入损耗和远端串扰。插入损耗反映了信号在传输路径上的能量衰减，而远端串扰则表示相邻信号线之间的电磁耦合干扰程度。
在时域分析中，研究通过眼图（eye diagram）仿真评估接收端（RX）的掩模宽度（mask width），并以HBM3规范作为评价指标。眼图掩模宽度越大，表示信号在接收端的时序裕量和电压裕量越充足，信号传输越可靠。
研究中使用的电路模型为芯片间互连的简化电路模型（simplified circuit model of die-to-die interconnection），具体测试对象数量在文本中未予说明。
频域分析结果如表II所示。在3.2 GHz下，传统设计的插入损耗为-4.60 dB，而垂直非对称设计的插入损耗为-3.74 dB，表明所提出的设计有效降低了信号衰减。然而，在远端串扰方面，传统设计为-34.95 dB，垂直非对称设计为-33.97 dB，说明所提出的设计在串扰性能上略有劣化，即FEXT增大。
时域分析结果如图4所示。传统设计的接收端眼图掩模宽度为0.38单位间隔（Unit Interval，UI），而垂直非对称设计达到0.52 UI，提高了36.8%，并且满足HBM3规范要求。这一结果表明，尽管所提出的设计在远端串扰方面略有退化，但其插入损耗的显著改善最终使得时域信号质量得到明显提升。眼图掩模宽度的增大意味着信号传输具有更充足的时序和电压裕量，从而保证了所有信号线上的稳定传输。
该研究提出的垂直非对称图形互连设计通过显著降低插入损耗来增强信号完整性，尽管远端串扰略有增加，但整体性能仍优于传统设计。该结果表明，除了优化互连的线宽和间距等设计参数之外，重新布置走线（repositioning traces）也是提升信号完整性的一种可行途径。这一发现为高速芯片间互连（如HBM）的设计提供了新的思路。研究还指出，未来可以通过改变材料和进一步优化走线宽度与间距来进一步提升信号完整性。
该研究的主要亮点包括：提出了一种垂直非对称互连图形设计，通过改变走线的垂直位置关系来降低插入损耗；在时域上实现了接收端眼图掩模宽度36.8%的显著提升；通过频域和时域的联合分析，揭示了插入损耗与远端串扰之间的权衡关系，并证明在该设计场景下插入损耗的改善对系统性能的贡献大于串扰劣化带来的负面影响。
该研究由Shu-Chin Huang和Sung-Mao Wu完成，所属机构为国立高雄大学（National University of Kaohsiung）电机工程学系微电子封装实验室（Micro Electronic Packaging Laboratory, Department of Electrical Engineering）。文章发表于Icep-IAAC 2025会议论文集，页码为279至280。
先进封装技术的发展推动了电子元件集成化和小型化。扇出型面板级封装（Fan-Out Panel-Level Packaging，FOPLP）结合重布线层（Redistribution Layer，RDL）技术是该领域的关键创新之一。该研究聚焦于固态硬盘（SSD）中SDRAM组件的信号完整性（Signal Integrity，SI）和电源完整性（Power Integrity，PI）优化。研究通过考察屏蔽层配置和网格设计，旨在提升信号传输可靠性并控制电磁干扰（Electromagnetic Interference，EMI）。
该研究采用系统化方法，包括设计、仿真和分析三个阶段。
在封装结构设计方面，所提出的封装结构由五个层次组成：信号层（L02）、接地层（L03）、电源层（L04）、重布线层（RDL）和球栅阵列层（BGA，L05）。信号层负责信号布线，通过避免锐角转弯等布线技术来保证阻抗匹配并减少干扰。接地层紧邻信号层，作为参考平面以减轻电磁干扰并提供稳定的回流路径。电源层位于接地层旁边，以优化耦合、保持低阻抗并减少电压波动。重布线层用于扇出芯片I/O焊盘，与BGA封装尺寸对齐。微通孔（microvias）互连这些层次以实现高密度布线。BGA层通过焊球与外部元件连接。设计中还采用了基于网格的屏蔽图形，网格尺寸范围为100 μm至200 μm，以研究其对性能的影响。
在仿真工具方面，该研究使用Cadence Allegro PCB Designer进行封装设计建模，并使用Ansys HFSS和SIwave进行仿真。这些工具支持多种分析：S参数（S₁₁和S₂₁）分析用于量化信号反射和插入损耗；时域反射计（Time-Domain Reflectometry，TDR）用于识别传输线中的阻抗不连续；眼图分析用于测量信号清晰度和抖动，评估屏蔽配置的影响；电源分配网络（Power Distribution Network，PDN）分析用于仿真RDL中的电流密度、IR压降（IR-drop）和功率损耗。
在分析过程中，研究比较了实心屏蔽（solid shielding）和网格屏蔽（mesh shielding）在不同条件下的性能。在信号完整性方面，评估了网格屏蔽在保持信号质量的同时降低EMI的能力，并通过眼图比较了不同网格尺寸下的信号抖动和幅度。在电源完整性方面，PDN仿真评估了网格配置对电流密度、IR压降和功率损耗的影响。
优化目标包括：实现最小的信号反射和稳定的阻抗特性；在电源网络中实现均匀的电流分布和最小的IR压降；利用网格屏蔽实现有效的EMI抑制；确定最佳网格尺寸以平衡屏蔽效率和电气性能。
在信号完整性分析方面，S参数分析表明，与实心屏蔽相比，网格屏蔽在较高频率下表现出更低的信号反射，尤其是当网格开口较大（如200 μm）时。插入损耗方面，较大的网格开口由于减少了阻抗不连续而表现出更好的插入损耗特性。
时域反射计分析显示，实心屏蔽由于较高的寄生电容而引入了更明显的阻抗不连续。相比之下，网格屏蔽（尤其是200 μm网格开口）表现出更平滑的阻抗曲线，表明反射减少且信号传输得到改善。
眼图分析结果表明，采用实心屏蔽的信号眼图开口较窄，这主要归因于寄生效应增强。而200 μm网格尺寸的网格屏蔽则产生了更宽的眼图开口和更低的抖动。网格结构在降低EMI和保持信号质量之间实现了有效平衡。
在电源完整性分析方面，IR压降仿真评估了封装结构上的电压稳定性。所有配置的IR压降均保持在可接受范围内，即低于0.1%，满足了设计规范。优化后的网格屏蔽在保持整个封装内电压水平一致的同时表现出最小的功率损耗。
该研究得出的主要结论是：与实心屏蔽相比，网格屏蔽减少了材料用量，同时降低了翘曲风险。通过调整网格尺寸，200 μm网格开口实现了最佳阻抗匹配和信号稳定性，并显著降低了抖动。在高频应用中，网格屏蔽表现出更好的EMI抑制能力和改善的信号传输质量。在信号完整性方面，虽然理想条件下无屏蔽层的电路表现出更好的信号性能，但缺乏屏蔽会增加裸露走线受环境损伤的风险。添加网格屏蔽在保持信号完整性的同时提供了足够的EMI保护。在电源完整性方面，直流IR压降仿真中所有层次的电压降均满足设计规范，表明电源分配网络稳定。总体而言，网格屏蔽是优化电路性能、平衡成本和可靠性的有效方案，但网格设计需要根据具体应用需求进行调整，以平衡信号完整性和EMI屏蔽之间的权衡。
该研究的亮点包括：系统性地评估了FOPLP封装中实心屏蔽与网格屏蔽在不同网格尺寸下的信号完整性和电源完整性表现；发现了200 μm网格开口在阻抗匹配、信号稳定性和抖动抑制方面的综合优势；通过PDN分析验证了网格屏蔽设计在电源完整性方面的可靠性，为先进封装设计中屏蔽结构的选择提供了量化依据。